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TSMC和Cadence合作開發(fā)3D-IC參考流程以實現(xiàn)真正的3D堆疊
- ? 新參考流程增強了CoWoSTM (chip-on-wafer-on-substrate)芯片設(shè)計 ? 使用帶3D堆疊的邏輯搭載存儲器進行過流程驗證 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ:CDNS)今天宣布,臺積電與Cadence合作開發(fā)出了3D-IC參考流程,該流程帶有創(chuàng)新的真正3D堆疊。該流程通過基于Wide I/O接口的3D堆疊,在邏輯搭載存儲器設(shè)計上進行了驗證 ,可實現(xiàn)多塊模的整合。它將臺積電的3D堆疊技術(shù)和Cadence?3D-IC解決方案相結(jié)合,包
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Cadence發(fā)表新一代驗證運算平臺
- 為了讓半導(dǎo)體與系統(tǒng)制造廠商加快產(chǎn)品上市速度,益華電腦(Cadence Design Systems)發(fā)表Palladium XP II 驗證運算平臺,作為強化系統(tǒng)開發(fā)套裝不可或缺的一環(huán),大幅加速軟硬體驗證。 Palladium XP II 平臺建立在屢獲獎項肯定的 Palladium XP 仿真技術(shù)基礎(chǔ)之上,提升驗證效能達50%,并擴展容量達23億邏輯閘。由于更低的功耗與更高的閘道密度,現(xiàn)在客戶能夠以更小的面積承載更大的資料量。Cadence益華電腦也擴大支援8種全新行動與消費性通訊協(xié)定,加速模
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Mellanox選擇Cadence縮短互聯(lián)產(chǎn)品開發(fā)時間
- 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ:CDNS)日前宣布Mellanox Technologies 選擇Cadence? Palladium? XP Verification Computing Platform 用于其領(lǐng)先的服務(wù)器和存儲產(chǎn)品的開發(fā),該公司是高性能、端到端互聯(lián)解決方案領(lǐng)先供應(yīng)商,其產(chǎn)品用于數(shù)據(jù)中心服務(wù)器和存儲系統(tǒng)。
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中芯國際采用Cadence數(shù)字流程新增高級功能
- 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS) 與中芯國際集成電路制造有限公司(“中芯國際”,紐約證券交易所:SMI ,香港聯(lián)交所:981),中國內(nèi)地規(guī)模最大、技術(shù)最先進的集成電路晶圓代工企業(yè),日前共同宣布中芯國際已采用Cadence? 數(shù)字工具流程,應(yīng)用于其新款SMIC Reference Flow 5.1,一款為低功耗設(shè)計的完整的RTL-GDSII 數(shù)字流程。
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華力微電子基于Cadence數(shù)字工具開發(fā)55納米參考設(shè)計流程
- Cadence設(shè)計系統(tǒng)公司與上海華力微電子有限公司,今天共同宣布華力微電子基于Cadence Encounter數(shù)字技術(shù)交付出55納米平臺的參考設(shè)計流程。從現(xiàn)在起,華力微電子首次在其已建立的55 納米工藝平臺上實現(xiàn)了從 RTL到GDSII的完整流程,它也是Cadence與上海華力緊密合作的結(jié)果。 在該流程中所使用的Cadence數(shù)字工具包括RTL Compiler、Encounter Digital Implementation 系統(tǒng)、Conformal LEC、QRC Extraction、E
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瑞昱獲授權(quán)使用Cadence Tensilica HiFi 音頻/語音DSP IP內(nèi)核
- 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ:CDNS)日前宣布,瑞昱半導(dǎo)體公司(Realtek Semiconductor Corp)獲得Cadence Tensilica(Cadence? Tensilica?)授權(quán),可使用HiFi 音頻/語音DSP(數(shù)字信號處理器)IP內(nèi)核,配合Sensory公司(IC和嵌入式軟件解決方案提供商)的TrulyHandsFree?方案一起,用以實現(xiàn)長時開啟(Always-on)語音控制與識別技術(shù)。
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