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海思半導(dǎo)體采用CADENCE混合信號(hào)和低功耗技術(shù)

  • 　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司，今日宣布海思半導(dǎo)體有限公司已在其高級(jí)無(wú)線與網(wǎng)絡(luò)芯片設(shè)計(jì)方面與Cadence加強(qiáng)合作。海思已經(jīng)將其Cadence Encounter Digital Implementation System、Encounter Power System和Virtuoso 定制設(shè)計(jì)技術(shù)擴(kuò)展應(yīng)用于其先進(jìn)技術(shù)節(jié)點(diǎn)上的低功耗與混合信號(hào)流程。海思也采用了Cadence Encounter Conformal  ECO Designer應(yīng)用于其工程變更單流程，幫助設(shè)計(jì)
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芯邦采用Cadence Incisive Xtreme III系統(tǒng)提升SoC驗(yàn)證實(shí)效

  • 　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司今天宣布，位于中國(guó)深圳的、無(wú)晶圓廠集成電路設(shè)計(jì)領(lǐng)先企業(yè)芯邦科技股份有限公司已采用Cadence Incisive Xtreme III系統(tǒng)來(lái)加速其RTL設(shè)計(jì)流程，并為下一代數(shù)字消費(fèi)和網(wǎng)絡(luò)芯片提供了一個(gè)驗(yàn)證流程。 　　芯邦是一家領(lǐng)先的芯片供應(yīng)商，其芯片的目標(biāo)應(yīng)用領(lǐng)域有數(shù)字音視頻處理、移動(dòng)存儲(chǔ)、網(wǎng)絡(luò)通信和消費(fèi)電子等。 Cadence Incisive Xtreme III 系統(tǒng)以及Incisive Enterprise Simulator的部署，使芯邦的
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中芯國(guó)際采用 Cadence DFM解決方案

  • 　　今天宣布，中芯國(guó)際集成電路制造有限公司采用了 Cadence(R) Litho Physical Analyzer 與 Cadence Litho Electrical Analyzer，從而能夠更準(zhǔn)確地預(yù)測(cè)壓力和光刻差異對(duì)65和45納米半導(dǎo)體設(shè)計(jì)性能的影響。Cadence Litho Electrical Analyzer -- 半導(dǎo)體行業(yè)第一個(gè)用于各大領(lǐng)先半導(dǎo)體公司從90到40納米生產(chǎn)中的DFM電氣解決方案 -- 與 Cadence Litho Physical Analyzer 結(jié)合，形成了一個(gè)
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Cadence推出IEV 帶來(lái)形式分析與仿真引擎雙重動(dòng)力

  • 　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司今天在CDNLive! Silicon Valley上推出了Cadence Incisive Enterprise Verifier (IEV)。它是一個(gè)整合式驗(yàn)證解決方案，可通過(guò)形式分析和仿真引擎的雙重作用，帶來(lái)獨(dú)特和全新的功能。 IEV可幫助設(shè)計(jì)和驗(yàn)證工程師發(fā)現(xiàn)深藏的邊角情形(corner-case)bug，能測(cè)試到單獨(dú)使用形式或仿真引擎漏掉的隱蔽的覆蓋點(diǎn)。 IEV通過(guò)更快建立設(shè)計(jì)和更快發(fā)現(xiàn)bug，可提高生產(chǎn)效率;通過(guò)產(chǎn)生更多指標(biāo)提高可預(yù)測(cè)性，可促
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華虹設(shè)計(jì)采用多種Cadence解決方案用于高級(jí)半導(dǎo)體設(shè)計(jì)

  • 　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司宣布中國(guó)領(lǐng)先的無(wú)工廠半導(dǎo)體公司上海華虹集成電路有限責(zé)任公司(以下簡(jiǎn)稱華虹設(shè)計(jì))已經(jīng)采用多種Cadence解決方案及服務(wù)，為中國(guó)快速發(fā)展的電子市場(chǎng)設(shè)計(jì)高級(jí)芯片。華虹設(shè)計(jì)之所以采用Cadence的技術(shù)，是看中其技術(shù)實(shí)力，包括可制造性設(shè)計(jì)(DFM)的低功耗與模擬/射頻產(chǎn)品，以及Cadence的技術(shù)支持服務(wù)的優(yōu)勢(shì)。 　　華虹設(shè)計(jì)目前已經(jīng)獲得Cadence多種產(chǎn)品與解決方案的使用權(quán)，包括Cadence Incisive 功能驗(yàn)證、Encounter 數(shù)字IC設(shè)
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Cadence低功耗解決方案納入PowerMagic低功耗設(shè)計(jì)方法中

  • 　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)導(dǎo)廠商Cadence益華電腦今天宣布，創(chuàng)意電子(Global Unichip Corporation，GUC)將以CPF為基礎(chǔ)的Cadence低功耗解決方案，整合至其PowerMagic設(shè)計(jì)方法中，協(xié)助客戶將復(fù)雜的低功耗ASIC設(shè)計(jì)實(shí)現(xiàn)最佳化。 　　創(chuàng)意電子在PowerMagicTM設(shè)計(jì)方法，針對(duì)ASIC設(shè)計(jì)驗(yàn)證與實(shí)現(xiàn)，整合Cadence®低功耗解決方案 (包括Cadence Encounter® RTL Compiler、Encounter 數(shù)位設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)(ED
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利用Cadence設(shè)計(jì)COMS低噪聲放大器

  • 摘 要：結(jié)合一個(gè)2．4 GHz CMOS低噪聲放大器(LNA)電路，介紹如何利用Cadence軟件系列中的IC 5．1．41完成CMOS低噪聲放大器設(shè)計(jì)。首先給出CMOS低噪聲放大器設(shè)計(jì)的電路參數(shù)計(jì)算方法，然后結(jié)合計(jì)算結(jié)果，利用Cadence軟件
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Cadence與TSMC推出65納米混合信號(hào)/射頻參考設(shè)計(jì)

  • 　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(Nasdaq: CDNS)與全球最大的專業(yè)積體電路制造服務(wù)公司-臺(tái)灣積體電路制造股份有限公司(TWSE: 2330 , NYSE: TSM) (以下簡(jiǎn)稱臺(tái)積公司)今日共同宣布推出業(yè)界第一款的混合信號(hào)/射頻參考設(shè)計(jì)”錦囊”(MS/RF RDK)。這款錦囊采用Cadence? Virtuoso?混合信號(hào)技術(shù)研發(fā)完成，可提供矽芯片特性行為模型(silicon-characterized behavioral mode
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Cadence擴(kuò)大在中國(guó)的渠道伙伴網(wǎng)絡(luò)

  • 　　全球設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司今天宣布上海東好科技發(fā)展有限公司(東好科技)已正式加盟Cadence®渠道伙伴計(jì)劃，成為一家增值代理商(VAR)。這一合作讓專注于中國(guó)EDA軟件先進(jìn)技術(shù)與服務(wù)的東好科技能夠?yàn)閲?guó)內(nèi)設(shè)計(jì)師提供更豐富的途徑使用Cadence Allegro® PCB與IC封裝工具和技術(shù)。東好科技加入渠道伙伴計(jì)劃后，Cadence擴(kuò)大了滿足中國(guó)本地設(shè)計(jì)團(tuán)隊(duì)客戶需求的能力，并加強(qiáng)了其對(duì)全球客戶提供支持的承諾。 　　“我們很自豪也很興奮能夠成為Caden
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Cadence與NEC電子宣布開(kāi)發(fā)出V850的System LSI原型

  • 　　Cadence設(shè)計(jì)系統(tǒng)公司和NEC電子公司，宣布開(kāi)發(fā)出NEC電子公司基于業(yè)界最先進(jìn)水平的V850™的System LSI的原型。它是在Cadence最新的Encounter數(shù)字實(shí)現(xiàn)系統(tǒng)(Encounter Digital Implementation System)8.1版本的支持下實(shí)現(xiàn)的。 NEC電子開(kāi)發(fā)出其LSI下一代的CPU核，成功地降低了50%的設(shè)計(jì)周期(TAT)，同時(shí)在整個(gè)設(shè)計(jì)流程后端包含了完全的全多模多角分析和優(yōu)化。 　　自1996年4月推出第一款帶V850核心的單芯片微控制
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Cadence 端對(duì)端解決方案助華亞微實(shí)現(xiàn)一次性芯片成功

  • 　　【中國(guó)上海，2009年3月23日】- 全球設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS)，今天宣布世界級(jí)數(shù)字電視與視頻處理解決方案系統(tǒng)級(jí)芯片IC供應(yīng)商華亞微電子有限公司 ( 華亞微 )已經(jīng)實(shí)現(xiàn)一次性芯片成功，目前已經(jīng)將一個(gè)面向液晶電視市場(chǎng)的0.162微米系統(tǒng)級(jí)芯片設(shè)計(jì)投入量產(chǎn)，實(shí)現(xiàn)了超過(guò)10%的尺寸縮減程度。 　　華亞微在選擇了Cadence作為其首要的EDA供應(yīng)商，并采用Cadence端到端企業(yè)解決方案后實(shí)現(xiàn)了此次成功，為高清電視、機(jī)頂盒和多媒體市場(chǎng)提供高性能芯片。該公
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Cadence助力亞微實(shí)現(xiàn)一次性芯片成功

  • 【中國(guó)上海，2009年3月23日】Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ:CDNS)，今天宣布世界級(jí)數(shù)字電視與視頻處理解決方案系...
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利用Cadence PCB SI分析特性阻抗變化因素

  • 1、概要　　在進(jìn)行PCB SI的設(shè)計(jì)時(shí)，理解特性阻抗是非常重要的。這次，我們對(duì)特性阻抗進(jìn)行基礎(chǔ)說(shuō)明之外，還說(shuō)明Allegro的阻抗計(jì)算原理以及各參數(shù)和阻抗的關(guān)系。2、什么是特性阻抗？2.1　傳送線路的電路特性　　在高頻
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Cadence端到端方案為UPEK整合芯片流程

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