首頁　 資訊　 商機 　 下載　 拆解 　 高校　 招聘 　 雜志　 會展　 EETV　 百科 　 問答　 電路圖　 工程師手冊 　 Datasheet　 100例 　 活動中心　 E周刊閱讀 　 樣片申請
EEPW首頁 >> 主題列表 >> cadence?

CADENCE與NXP簽訂為時數(shù)年的戰(zhàn)略協(xié)議

  • 　　Cadence設(shè)計系統(tǒng)公司與飛利浦創(chuàng)辦的獨立公司NXP半導(dǎo)體，今天宣布他們已經(jīng)簽訂一項為時數(shù)年的戰(zhàn)略協(xié)議，改協(xié)議將Cadence®定位為NXP的首選電子設(shè)計自動化(EDA)解決方案合作伙伴。 　　此次與Cadence加強戰(zhàn)略合作的舉動將會讓NXP簡化其供應(yīng)鏈，并通過穩(wěn)定而可靠的自動化集成電路(IC)設(shè)計及驗證產(chǎn)品提高其運作效率。此舉是兩家公司超過15年的合作關(guān)系史上的一座重要的里程碑。 　　本協(xié)議為Cadence和NXP提供了一個框架，以開發(fā)和開展需要的IC設(shè)計和設(shè)計驗證方法學(xué)，從而進一步
  • 關(guān)鍵字： 消費電子  CADENCE  NXP  IC  消費電子  

Cadence發(fā)布了一系列用于加快數(shù)字系統(tǒng)級芯片的新設(shè)計產(chǎn)品

  • Cadence設(shè)計系統(tǒng)公司布了一系列用于加快數(shù)字系統(tǒng)級芯片（SoC）設(shè)計制造的新設(shè)計產(chǎn)品。這些新功能包含在高級Cadence®SoC與定制實現(xiàn)方案中，為設(shè)計階段中關(guān)鍵的制造變化提供了“設(shè)計即所得” (WYDIWYG)的建模和優(yōu)化。這可以帶來根據(jù)制造要求靈活調(diào)整的物理實現(xiàn)和簽收能力，便于晶圓廠的簽收。 今天在硅谷的CDNLive!用戶會議上，Cadence向領(lǐng)先的半導(dǎo)體設(shè)計者和經(jīng)理們展示了自己的45nm設(shè)計流程。其對應(yīng)的產(chǎn)品Cadence Encounter®數(shù)字IC設(shè)計平臺7.1版本將
  • 關(guān)鍵字： 嵌入式系統(tǒng)  單片機  Cadence  數(shù)字系統(tǒng)  芯片  嵌入式  

Cadence的新“錦囊”減少了采用功能驗證方法學(xué)的風(fēng)險和時間

  • Cadence設(shè)計系統(tǒng)公司發(fā)布了面向無線和消費電子系統(tǒng)級芯片（SoC）設(shè)計的業(yè)界最全面的商用的驗證錦囊，幫助工程師們采用先進的驗證技術(shù)，減少風(fēng)險和應(yīng)用難度，以滿足上市時間要求。 Cadence® SoC功能驗證錦囊提供了一種經(jīng)過驗證的端到端方法學(xué)，它從模塊級驗證延伸至芯片和系統(tǒng)級高級驗證，并包含用于實現(xiàn)和管理的自動化方法學(xué)。該錦囊可提供完整的實例驗證規(guī)劃、事務(wù)級和時序精確的模型、設(shè)計和驗證IP、腳本和庫文件——它們都在無線領(lǐng)域的一些具有代表性的設(shè)計上得到了驗證，并提供實用的技術(shù)
  • 關(guān)鍵字： 消費電子  Cadence  消費電子  

Cadence與Mentor Graphics通過SystemVerilog驗證方法學(xué)實現(xiàn)協(xié)作

  • Cadence設(shè)計系統(tǒng)公司與Mentor Graphics Corp.宣布他們將會讓一種基于IEEE Std. 1800TM-2005 SystemVerilog標(biāo)準(zhǔn)的驗證方法學(xué)標(biāo)準(zhǔn)化。開放式驗證方法學(xué)（Open Verification Methodology, OVM）將會面向設(shè)計師和驗證工程師帶來一種不受工具約束的解決方案，促進數(shù)據(jù)的可移植性和可互用性。它實現(xiàn)了SystemVerilog的承諾，擁有基于驗證IP（VIP）
  • 關(guān)鍵字： 嵌入式系統(tǒng)  單片機  CADENCE  MENTOR  GRAPHICS  嵌入式  

Cadence與中芯國際推出射頻工藝設(shè)計工具包

  • Cadence設(shè)計系統(tǒng)公司和中芯國際共同宣布，一個支持射頻設(shè)計方案的新的0.18微米SMIC CMOS射頻工藝設(shè)計工具包將正式投入使用。 新的0.18微米SMIC CMOS射頻工藝設(shè)計工具包(PDK)已成功通過驗證，正式進入中國射頻集成電路設(shè)計市場。其驗證包括代表性設(shè)計IP的硅交互作用測試，如PLLs，集中于仿真結(jié)果和快速設(shè)計寄生。 新方案使中國無線芯片設(shè)計者可得到必要的設(shè)計軟件和方法學(xué)，以達到確保符合設(shè)計意圖的集成電路表現(xiàn),可縮短并準(zhǔn)確的預(yù)測設(shè)計周期。作為合作方，為了普遍推廣，Cad
  • 關(guān)鍵字： 消費電子  嵌入式系統(tǒng)  單片機  Cadence  中芯國際  

Cadence與中芯國際推出射頻工藝設(shè)計工具包

  • Cadence設(shè)計系統(tǒng)公司和中芯國際，共同宣布，一個支持射頻設(shè)計方案的新的0.18微米SMIC CMOS射頻工藝設(shè)計工具包將正式投入使用。 新的0.18微米SMIC CMOS射頻工藝設(shè)計工具包(PDK)已成功通過驗證，正式進入中國射頻集成電路設(shè)計市場。其驗證包括代表性設(shè)計IP的硅交互作用測試，如PLLs，集中于仿真結(jié)果和快速設(shè)計寄生。 新方案使中國無線芯片設(shè)計者可得到必要的設(shè)計軟件和方法學(xué)，以達到確保符合設(shè)計意圖的集成電路表現(xiàn),可縮短并準(zhǔn)確的預(yù)測設(shè)計周期。作為合作方，為了普遍推廣，Ca
  • 關(guān)鍵字： 通訊  無線  網(wǎng)絡(luò)  Cadence  中芯國際  射頻工藝  

Cadence將SiP技術(shù)擴展至最新的定制及數(shù)字設(shè)計流程

  • 　　Cadence設(shè)計系統(tǒng)公司宣布，Cadence® SiP（系統(tǒng)級封裝）技術(shù)現(xiàn)已同最新版的Cadence Virtuoso® 定制設(shè)計及Cadence Encounter®數(shù)字IC設(shè)計平臺集成，帶來了顯著的全新設(shè)計能力和生產(chǎn)力的提升。通過與Cadence其它平臺產(chǎn)品的整合，包括Cadence RF SiP Methodology Kit在內(nèi)，Cadence提供了領(lǐng)先的SiP設(shè)計技術(shù)。該項新的Cadence SiP技術(shù)提供了一個針對自動化、集成、可靠性及可重復(fù)性進行過程優(yōu)化的專家級
  • 關(guān)鍵字： Cadence  SiP  

Tensilica設(shè)計流程支持Cadence Encounter RTL Compiler工具

  • 　　Cadence聯(lián)合Tensilica公司共同宣布，Tensilica在支持其鉆石系列和Xtensa IP核的CAD流程中開始支持Cadence公司Encounter RTL Compiler進行全局綜合。Encounter RTL Compiler的全局綜合功能使Tensilica的客戶能夠利用Tensilica公司IP核設(shè)計出更小、更快且更低功耗的微處理器產(chǎn)品。 　　作為Cadence OpenChoice IP計劃成員之一，Tensilica結(jié)合Encounter RTL Compiler和其市
  • 關(guān)鍵字： Cadence  Tensilica  設(shè)計流程  

Cadence新的Allegro平臺變革下一代PCB設(shè)計生產(chǎn)力

  • Cadence設(shè)計系統(tǒng)公司發(fā)布Cadence®Allegro®系統(tǒng)互連設(shè)計平臺針對印刷電路板（PCB）設(shè)計進行的全新產(chǎn)品和技術(shù)增強.改進后的平臺為約束驅(qū)動設(shè)計提供了重要的新功能，向IC、封裝和板級設(shè)計領(lǐng)域的設(shè)計團隊提供新技術(shù)和增強以提升易用性、生產(chǎn)率和協(xié)作能力，從而為PCB設(shè)計工程師樹立了全新典范。  “隨著供電電壓下降和電流需要增加，在設(shè)計PCB系統(tǒng)上的功率提交網(wǎng)絡(luò)(Power Delivery Network)過程中必須考慮封裝和IC特性,”華為公司SI經(jīng)
  • 關(guān)鍵字： Allegro  Cadence  PCB  消費電子  PCB  電路板  消費電子  

CADENCE推出第一套完整的定制IC仿真和驗證方案

  • Cadence發(fā)布了Cadence Virtuoso Multi-Mode Simulation (MMSIM 6.2版)。這是電子設(shè)計工業(yè)內(nèi)首個端到端的定制IC模擬與驗證解決方案，使用通用、全集成的網(wǎng)表和模型數(shù)據(jù)庫來仿真射頻、模擬、存儲器和混合信號設(shè)計及設(shè)計模塊。這款突破性產(chǎn)品能夠讓設(shè)計者在仿真引擎間自由切換，而不會產(chǎn)生任何兼容或解釋問題，從而提高了一致性、精確性和設(shè)計覆蓋面，同時縮短了時間周期并降低了風(fēng)險。整體效果是該產(chǎn)品降低了采用、支持和擁有成本，并
  • 關(guān)鍵字： CADENCE  IC仿真  測量  測試  驗證方案  

Cadence聯(lián)合IBM、三星和特許半導(dǎo)體聯(lián)合推出65納米參考流程

  • Cadence宣布基于65納米通用功率格式（CPF）面向Common Platform技術(shù)的參考流程即日上市。該參考流程是Cadence與Common Platform聯(lián)盟之間長期合作的最新成果，該聯(lián)盟的成員企業(yè)包括IBM、特許半導(dǎo)體制造和三星。 Cadence與Common Platform技術(shù)合作伙伴緊密合作，開發(fā)65納米流程。它基于Cadence數(shù)字IC設(shè)計平臺，包含Encounter Timing System和CPF，可加快低功耗系統(tǒng)級芯片（So
  • 關(guān)鍵字： 65納米  Cadence  消費電子  消費電子  

數(shù)字IC設(shè)計平臺的最新軟件版本

  • CADENCE發(fā)布了Cadence Encounter 數(shù)字IC設(shè)計平臺的最新軟件版本，增加了業(yè)內(nèi)領(lǐng)先的功能特性，包括全芯片優(yōu)化、面向65納米及以下工藝的超大規(guī)模混合信號設(shè)計支持，具有對角布線能力的Encounter X Interconnect Option，以及之前已經(jīng)公布支持的基于Si2通用功率格式（CPF）1.0版本的低功耗設(shè)計。新平臺提供了L、XL和GXL三種配置，為先進半導(dǎo)體設(shè)計提供更佳的易用性，更短的設(shè)計時間以及更高的性能。 “最新版本Enc
  • 關(guān)鍵字： CADENCE  DFM  ENCOUNTER  電源技術(shù)  模擬技術(shù)  EDA  IC設(shè)計  

Cadence發(fā)布Cadence Encounter數(shù)字IC設(shè)計平臺最新版

  • 　　Cadence設(shè)計系統(tǒng)公司發(fā)布Cadence Encounter® 數(shù)字IC設(shè)計平臺的最新軟件版本，增加了業(yè)內(nèi)領(lǐng)先的功能特性，包括全芯片優(yōu)化、面向65納米及以下工藝的超大規(guī)模混合信號設(shè)計支持，具有對角布線能力的Encounter X Interconnect Option，以及之前已經(jīng)公布支持的基于Si2通用功率格式（CPF）1.0版本的低功耗設(shè)計。新平臺提供了L、XL和GXL三種配置，為先進半導(dǎo)體設(shè)計提供更佳的易用性，更短的設(shè)計時間以及更高的性能。 　　“最新版本Encounter平臺的發(fā)
  • 關(guān)鍵字： Cadence  IC設(shè)計  單片機  嵌入式系統(tǒng)  EDA  IC設(shè)計  

Cadence的Global Route Environment技術(shù)為PCB設(shè)計制訂新標(biāo)準(zhǔn)

  • 　　Cadence設(shè)計系統(tǒng)公司發(fā)布了面向Cadence® Allegro® PCB設(shè)計的Global Route Environment技術(shù)。這一革命性的技術(shù)結(jié)合了圖形化的互連流規(guī)劃架構(gòu)和層次化全局布線引擎，為PCB設(shè)計人員提供了自動、智能的規(guī)劃和布線環(huán)境。作為首個將智能自動化引入前所未有領(lǐng)域的自動布線解決方案，Global Route Environment 技術(shù)代表了一次意義重大的飛躍，并建立了一種全新的PCB設(shè)計規(guī)
  • 關(guān)鍵字： Cadence  Environment  Global  PCB設(shè)計  Route  單片機  嵌入式系統(tǒng)  PCB  電路板  

Cadence為PCB設(shè)計制訂新標(biāo)準(zhǔn)Global Route Environment

  • 　　Cadence設(shè)計系統(tǒng)公司今日發(fā)布了面向Cadence® Allegro® PCB設(shè)計的Global Route Environment技術(shù)。這一革命性的技術(shù)結(jié)合了圖形化的互連流規(guī)劃架構(gòu)和層次化全局布線引擎，為PCB設(shè)計人員提供了自動、智能的規(guī)劃和布線環(huán)境。作為首個將智能自動化引入前所未有領(lǐng)域的自動布線解決方案，Global Route Environment 技術(shù)代表了一次意義重大的飛躍，并建立了一種全新的PCB設(shè)計規(guī)范。 　　該技術(shù)問世之前，PCB設(shè)計人員要花費幾周或幾個月的時間
  • 關(guān)鍵字： Cadence  PCB  單片機  嵌入式系統(tǒng)  PCB  電路板  
共352條 20/24 |‹ « 15 16 17 18 19 20 21 22 23 24 »
關(guān)于我們 - 廣告服務(wù) - 企業(yè)會員服務(wù) - 網(wǎng)站地圖 - 聯(lián)系我們 - 征稿 - 友情鏈接 - 手機EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權(quán)所有 北京東曉國際技術(shù)信息咨詢有限公司
備案 京ICP備12027778號-2 北京市公安局備案：1101082052    京公網(wǎng)安備11010802012473