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采用高級節(jié)點(diǎn)ICs實(shí)現(xiàn)從概念到推向消費(fèi)者的最快途徑(08-100)

  • 　　在一個(gè)依靠消費(fèi)者對更精密產(chǎn)品的需求越來越高的市場里，半導(dǎo)體公司正在迅速地向45納米、以及更小的高級工藝節(jié)點(diǎn)發(fā)展。這些技術(shù)帶來了芯片質(zhì)量和性能的大大提升，在系統(tǒng)級芯片上實(shí)現(xiàn)了更高級的復(fù)雜應(yīng)用功能整合程度。然而，隨著更多的設(shè)計(jì)進(jìn)化到高級技術(shù)，半導(dǎo)體公司面臨的設(shè)計(jì)挑戰(zhàn)也在激增，無法確保迅速量產(chǎn)的風(fēng)險(xiǎn)也在提高。
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Cadence：中國IC設(shè)計(jì)發(fā)展機(jī)遇“千載難逢”

  •         在經(jīng)歷了去年廣受矚目的收購風(fēng)波之后，很長一段時(shí)間人們都對Cadence的前途感到憂心忡忡。而在Michael Fister黯然離職后，這種擔(dān)心被進(jìn)一步的放大了。不過，目前看來這種擔(dān)心似乎是多慮了——Cadence亞太區(qū)總裁兼全球副總裁居龍不久前表示，其所屬的這家公司目前財(cái)務(wù)狀況良好。在歲末年初之時(shí)，他用一個(gè)“變”字來概括Cadence在2008年的表現(xiàn)。并表示新年Caden
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Cadence 公布新一代并行電路仿真器，用于復(fù)雜模擬與混合信號IC設(shè)計(jì)的驗(yàn)證

  • 　　【加州圣荷塞2008年12月16日】全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(納斯達(dá)克：CDNS)，今天宣布推出Cadence® Virtuoso® Accelerated Parallel Simulator (APS), 這是其新一代電路仿真器，具有業(yè)界常用的Virtuoso Spectre® Circuit Simulator的完整精確性，用于解決所有工藝節(jié)點(diǎn)中最大型與最復(fù)雜的模擬與混合信號設(shè)計(jì)。作為Cadence多模式仿真解決方案（Cadence Multi-
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Cadence 公布新一代并行電路仿真器，用于復(fù)雜模擬與混合信號IC設(shè)計(jì)的驗(yàn)證

  • 　　【加州圣荷塞2008年12月16日】全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(納斯達(dá)克：CDNS)，今天宣布推出Cadence® Virtuoso® Accelerated Parallel Simulator (APS), 這是其新一代電路仿真器，具有業(yè)界常用的Virtuoso Spectre® Circuit Simulator的完整精確性，用于解決所有工藝節(jié)點(diǎn)中最大型與最復(fù)雜的模擬與混合信號設(shè)計(jì)。作為Cadence多模式仿真解決方案（Cadence Multi-
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Cadence推出全新的指標(biāo)驅(qū)動(dòng)型驗(yàn)證方法學(xué)和解決方案

  • 　　Cadence設(shè)計(jì)系統(tǒng)公司宣布對其企業(yè)級驗(yàn)證解決方案進(jìn)行大幅度改良，這項(xiàng)舉措將會幫助項(xiàng)目與計(jì)劃負(fù)責(zé)人更好地管理復(fù)雜的驗(yàn)證項(xiàng)目，從規(guī)格到閉合的整個(gè)過程都會有更高的透明度。通過這些改良，項(xiàng)目經(jīng)理可以更為輕松地創(chuàng)建驗(yàn)證計(jì)劃，提高其所管理項(xiàng)目指標(biāo)的范圍與可調(diào)整性，并獨(dú)有地結(jié)合形式驗(yàn)證、測試環(huán)境模擬與驗(yàn)證加速指標(biāo)，以便于綜合驗(yàn)證流程管理。這些新能力可以創(chuàng)造出更高質(zhì)量的產(chǎn)品、更有效率的多專家驗(yàn)證團(tuán)隊(duì)，并提高項(xiàng)目可預(yù)測性。 　　人們通常采用的融合驅(qū)動(dòng)型驗(yàn)證（CDV）方法學(xué)，如開放式驗(yàn)證方法學(xué)（OVM）和e 復(fù)用方
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CADENCE推出面向半導(dǎo)體設(shè)計(jì)的SaaS解決方案

  • 　　Cadence設(shè)計(jì)系統(tǒng)公司宣布推出為半導(dǎo)體設(shè)計(jì)而準(zhǔn)備的服務(wù)式軟件（SaaS）。這些通過實(shí)際制造驗(yàn)證的、隨時(shí)可用的設(shè)計(jì)環(huán)境，可以通過互聯(lián)網(wǎng)訪問，讓設(shè)計(jì)團(tuán)隊(duì)可以迅速提高生產(chǎn)力，并降低風(fēng)險(xiǎn)和成本。Cadence Hosted Design Solutions可用于定制IC設(shè)計(jì)、邏輯設(shè)計(jì)、物理設(shè)計(jì)、高級低功耗、功能驗(yàn)證和數(shù)字實(shí)現(xiàn)。 　　Cadence Hosted Design Solutions通過提供集成的EDA軟件套件以及相關(guān)的IT基礎(chǔ)架構(gòu)、計(jì)算、存儲與安全網(wǎng)絡(luò)功能，帶來了一個(gè)完整的解決方案堆棧。&q
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Cadence推出芯片封裝設(shè)計(jì)軟件SPB 16.2版本

  • 　　Cadence設(shè)計(jì)系統(tǒng)公司近日發(fā)布了SPB 16.2版本，全力解決電流與新出現(xiàn)的芯片封裝設(shè)計(jì)問題。這次的最新版本提供了高級IC封裝/系統(tǒng)級封裝（SiP）小型化、設(shè)計(jì)周期縮減和DFM驅(qū)動(dòng)設(shè)計(jì)，以及一個(gè)全新的電源完整性建模解決方案。這些新功能可以提高從事單芯片和多芯片封裝/SiP的數(shù)字、模擬、RF和混合信號IC封裝設(shè)計(jì)師的效率。 　　設(shè)計(jì)團(tuán)隊(duì)將會看到，新規(guī)則和約束導(dǎo)向型自動(dòng)化能力的推出，解決了高密度互連（HDI）襯底制造的設(shè)計(jì)方法學(xué)問題，而這對于小型化和提高功能密度來說是一個(gè)重要的促進(jìn)因素，因而得以使總
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Cadence推出SPB 16.2版本應(yīng)對小型化產(chǎn)品設(shè)計(jì)挑戰(zhàn)

  • 　　Cadence發(fā)布了SPB 16.2版本，全力解決電流與新出現(xiàn)的芯片封裝設(shè)計(jì)問題。這次的最新版本提供了高級IC封裝/系統(tǒng)級封裝（SiP）小型化、設(shè)計(jì)周期縮減和DFM驅(qū)動(dòng)設(shè)計(jì)，以及一個(gè)全新的電源完整性建模解決方案。這些新功能可以提高從事單芯片和多芯片封裝/SiP的數(shù)字、模擬、RF和混合信號IC封裝設(shè)計(jì)師的效率。 　　設(shè)計(jì)團(tuán)隊(duì)將會看到，新規(guī)則和約束導(dǎo)向型自動(dòng)化能力的推出，解決了高密度互連（HDI）襯底制造的設(shè)計(jì)方法學(xué)問題，而這對于小型化和提高功能密度來說是一個(gè)重要的促進(jìn)因素，因而得以使總體的封裝尺寸大大
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EDA工具：太貴，太便宜？

  • 　　如果你問不同的人，會得出截然相反的結(jié)論。 　　幾年前筆者參加過某EDA產(chǎn)品發(fā)布會后，咨詢一家國內(nèi)某微電子所的專家對此意見，他說：“一套新的設(shè)計(jì)工具要20萬美元！相當(dāng)于我們所一年的利潤，而且這只是一個(gè)設(shè)計(jì)工具！”頓時(shí)，筆者為高科技即將造福我國設(shè)計(jì)業(yè)的興奮勁兒被冷卻了。 　　但是你去問EDA公司，他們的觀點(diǎn)就不同了。最典型的，記得一家EDA廠商的老總說：你不要看一件東西本身的價(jià)格有多少，而要看它實(shí)際帶來的價(jià)值有多大？如果你拿一個(gè)工具可以開發(fā)一個(gè)流行的產(chǎn)品，帶來了100萬美元的
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Cadence推出C-to-Silicon Compiler

  • 　　加州圣荷塞，2008年7月15日——全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司（納斯達(dá)克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產(chǎn)品，能夠讓設(shè)計(jì)師在創(chuàng)建和復(fù)用系統(tǒng)級芯片IP的過程中，將生產(chǎn)力提高10倍。C-to-Silicon Compiler中的創(chuàng)新技術(shù)成為溝通系統(tǒng)級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級（RTL）模型通常被用于檢驗(yàn)、實(shí)現(xiàn)和集成SoC。這種
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Cadence推出C-to-Silicon Compiler拓展系統(tǒng)級產(chǎn)品

  • 　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司（納斯達(dá)克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產(chǎn)品，能夠讓設(shè)計(jì)師在創(chuàng)建和復(fù)用系統(tǒng)級芯片IP的過程中，將生產(chǎn)力提高10倍。C-to-Silicon Compiler中的創(chuàng)新技術(shù)成為溝通系統(tǒng)級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級（RTL）模型通常被用于檢驗(yàn)、實(shí)現(xiàn)和集成SoC。這種重要的新功能對于開發(fā)新型SoC和系統(tǒng)級IP，用于消費(fèi)電子、無
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Cadence推出C-to-Silicon Compiler拓展系統(tǒng)級產(chǎn)品

  • 　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司（納斯達(dá)克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產(chǎn)品，能夠讓設(shè)計(jì)師在創(chuàng)建和復(fù)用系統(tǒng)級芯片IP的過程中，將生產(chǎn)力提高10倍。C-to-Silicon Compiler中的創(chuàng)新技術(shù)成為溝通系統(tǒng)級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級（RTL）模型通常被用于檢驗(yàn)、實(shí)現(xiàn)和集成SoC。這種重要的新功能對于開發(fā)新型SoC和系統(tǒng)級IP，用于消費(fèi)電子、無
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CADENCE與Common Platform及ARM合作提供45納米RTL-to-GDSII參考流程

  • 　　全球電子設(shè)計(jì)創(chuàng)新企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS)今天宣布面向Common Platform™技術(shù)的45納米參考流程將于2008年7月面向大眾化推出。Cadence®與Common Platform技術(shù)公司包擴(kuò)IBM、特許半導(dǎo)體制造公司和三星聯(lián)合開發(fā)RTL-to-GDSII 45納米流程，滿足高級節(jié)點(diǎn)設(shè)計(jì)需要。該參考流程基于對應(yīng)Common Power Format（CPF）的Cadence低功耗解決方案，而且還包含來自Cadence的關(guān)鍵可制造性設(shè)計(jì)（De
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Cadence為TSMC提供高級可制造性設(shè)計(jì)(DFM)解決方案

  • 　　Cadence設(shè)計(jì)系統(tǒng)公司宣布其多種領(lǐng)先技術(shù)已經(jīng)納入TSMC參考流程9.0版本中。這些可靠的能力幫助設(shè)計(jì)師使其產(chǎn)品更快地投入量產(chǎn)，提供了自動(dòng)化的、前端到后端的流程，實(shí)現(xiàn)高良品率、省電型設(shè)計(jì)，面向晶圓廠的40納米生產(chǎn)工藝。 　　Cadence已經(jīng)在多代的工藝技術(shù)中與TSMC合作，開發(fā)參考流程，提供低功耗設(shè)計(jì)能力和高級DFM方法學(xué)。通過參考流程9.0，Cadence將這些性能拓展到該晶圓廠的40納米工藝節(jié)點(diǎn)，使用光刻物理分析和強(qiáng)化的統(tǒng)計(jì)靜態(tài)時(shí)序分析能力，此外一直追隨TSMC參考流程的Cadence已經(jīng)支
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Cadence多種領(lǐng)先技術(shù)納入TSMC參考流程9.0版本

  • 　　全球電子設(shè)計(jì)創(chuàng)新企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS)今天宣布其多種領(lǐng)先技術(shù)已經(jīng)納入TSMC參考流程9.0版本中。這些可靠的能力幫助設(shè)計(jì)師使其產(chǎn)品更快地投入量產(chǎn)，提供了自動(dòng)化的、前端到后端的流程，實(shí)現(xiàn)高良品率、省電型設(shè)計(jì)，面向晶圓廠的40納米生產(chǎn)工藝。 　　“TSMC和Cadence之間的合作提供了自動(dòng)化的設(shè)計(jì)技術(shù)，這是在高級工藝節(jié)點(diǎn)上實(shí)現(xiàn)低風(fēng)險(xiǎn)和快速量產(chǎn)的必要技術(shù)，”TSMC設(shè)計(jì)基礎(chǔ)架構(gòu)營銷部高級主管S.T. Juang說。 　　Cadence已經(jīng)在多
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