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一文讀懂如何更經(jīng)濟(jì)地設(shè)計一顆新的芯片

  • 　　我們(IEEE)最近與Bunny Huang進(jìn)行了有趣的交流，他是硬件大師以及Chumby，NetTV和Novena Laptop等的創(chuàng)造者。他還是Hacking the Xbox，The Essential Guide to Electronics in Shenzhen兩篇文章的作者，在IEEE Spectrum中有兩篇專題文章?！　∥覀兏信d趣的是Huang的意見，一個小的資金適中的團(tuán)隊，
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基于OMAP-L138 DSP+ARM的處理器與FPGA實現(xiàn)SDR系統(tǒng)

  • 　　CritICal Link公司的某客戶需要針對多個應(yīng)用開發(fā)一個擴(kuò)頻無線電收發(fā)器。該客戶已經(jīng)開發(fā)出一套算法，準(zhǔn)備用于對信號進(jìn)行調(diào)制和解調(diào)，但他們卻缺少構(gòu)建完整系統(tǒng)的資源和專業(yè)知識?？蛻粝Ｍ密浖x無線電(SDR)系統(tǒng)的靈活性優(yōu)勢。本文將探討如何基于德州儀器(TI)的OMAP-L138 DSP+ARM處理器與FPGA來實現(xiàn)該系統(tǒng)。　　平臺　　Critical Link選擇其MityDSP-L138F嵌入式系統(tǒng)模塊作為SDR的基礎(chǔ)，因為該模塊不僅具有很強(qiáng)的處理能力，而且可以
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基于DSP和FPGA的機(jī)器視覺系統(tǒng)設(shè)計與實現(xiàn)

  • 　　本文將機(jī)器視覺與網(wǎng)絡(luò)技術(shù)相結(jié)合，使用TI公司新近推出的6000系列DSPsTMS320DM642為核心，應(yīng)用ALTERA公司的FPGA，用其實現(xiàn)圖像預(yù)處理，減輕了DSPs的負(fù)擔(dān)。應(yīng)用網(wǎng)絡(luò)技術(shù)實現(xiàn)圖像傳輸?！　?、引言　　機(jī)器視覺自起步發(fā)展到現(xiàn)在，已有15年的發(fā)展歷史。應(yīng)該說機(jī)器視覺作為一種應(yīng)用系統(tǒng)，其功能特點是隨著工業(yè)自動化的發(fā)展而逐漸完善和發(fā)展的?！　∧壳?，國際上視覺系統(tǒng)的應(yīng)用方興未艾，1998年的市場規(guī)模為46億美元。在國外，機(jī)器視覺的應(yīng)用普及主要體現(xiàn)在半導(dǎo)體及電子行業(yè)，其中大概 40%
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再續(xù)FPGA初心，京微齊力脫胎京微雅格重新起航

  • 　　新的一年開啟新的希望，新的空白承載新的夢想。這是年初一集微網(wǎng)給讀者們拜年時寫的寄語。在中國農(nóng)歷新年開年之際，半導(dǎo)體產(chǎn)業(yè)里也迎來了許多新的起點。例如長江存儲在與蘋果就采購前者的Nand閃存芯片一事談判，又例如前京微雅格副總裁王海力堅守18個月后的二次創(chuàng)業(yè)。 　　2005年年底，即將從清華大學(xué)計算機(jī)專業(yè)博士畢業(yè)的王海力加入了一家新成立的中外合資公司——雅格羅技，開始了國產(chǎn)FPGA芯片研發(fā)。2010年在北京市政府相關(guān)引導(dǎo)資金支持下，該公司也轉(zhuǎn)換身份并更名為“京微雅格&r
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FPGA重點知識13條，助你構(gòu)建完整“邏輯觀”之三

  • 　　10、FPGA的時序基礎(chǔ)理論　　我們的分析從下圖開始，下圖是常用的靜態(tài)分析結(jié)構(gòu)圖，一開始看不懂公式不要緊，因為我會在后面給以非常簡單的解釋：　　這兩個公式是一個非常全面的，準(zhǔn)確的關(guān)于建立時間和保持時間的公式。其中Tperiod為時鐘周期;Tcko為D觸發(fā)器開始采樣瞬間到D觸發(fā)器采樣的數(shù)據(jù)開始輸出的時間;Tlogic為中間的組合邏輯的延時;Tnet為走線的延時;Tsetup為D觸發(fā)器的建立時間;Tclk_skew為時鐘偏移，偏移的原因是因為時鐘到達(dá)前后兩個D觸發(fā)器的路線不是一樣長?！　∵@里我們來做如下轉(zhuǎn)
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FPGA重點知識13條，助你構(gòu)建完整“邏輯觀”之二

  • 　　8、FPGA時鐘系統(tǒng)　　1. FPGA的全局時鐘是什么?　　FPGA的全局時鐘應(yīng)該是從晶振分出來的，最原始的頻率。其他需要的各種頻率都是在這個基礎(chǔ)上利用PLL或者其他分頻手段得到的?！　?. 全局時鐘和BUFG:　　BUFG，輸入為固定管腳，輸出為H型全銅全局高速網(wǎng)絡(luò)，這樣抖動和到任意觸發(fā)器的延時差最小，這個也就是FPGA做同步設(shè)計可以不需要做后仿真的原因。　　全局時鐘：今天我們從另一個角度來看一下時鐘的概念：時鐘是D觸發(fā)器的重要組成部分，一個有效邊沿使得D觸發(fā)器進(jìn)行一次工作。而更多的時候，D觸發(fā)器保
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FPGA重點知識13條，助你構(gòu)建完整“邏輯觀”之一

  • 　　1、查找表LUT和編程方式　　第一部分： 查找表LUT　　FPGA是在PAL、GAL、EPLD、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為ASIC領(lǐng)域中的一種半定制電路而出現(xiàn)的，即解決了定制電路的不足，又克服了原有可編程器件門電路有限的缺點。　　由于FPGA需要被反復(fù)燒寫，它實現(xiàn)組合邏輯的基本結(jié)構(gòu)不可能像ASIC那樣通過固定的與非門來完成，而只能采用一種易于反復(fù)配置的結(jié)構(gòu)。查找表可以很好 地滿足這一要求，目前主流FPGA都采用了基于SRAM工藝的查找表結(jié)構(gòu)，也有一些軍品和宇航級FPGA采用
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eFPGA or FPGA SoC，誰將引領(lǐng)下一代可編程硬件潮流？

  • 　　eFPGA：冉冉升起的新星,eFPGA即嵌入式FPGA(embedded FPGA)，是近期興起的新型電路IP?！　‰S著摩爾定律越來越接近瓶頸，制造ASIC芯片的成本越來越高。因此，設(shè)計者會希望ASIC能實現(xiàn)一定的可配置性，同時又不影響性能。在希望能做成可配置的模塊中，負(fù)責(zé)與其他芯片或者總線通信的接口單元又首當(dāng)其沖。在芯片中，模塊間的通信往往使用簡單的并行接口或者配合簡單的時序邏輯，但是在芯片間通信時為了保證可靠性，必須通過一系列握手(handshake)協(xié)議來完成通信接口。設(shè)計者往往希望自己的SoC
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CPU、MCU、FPGA、SoC這些芯片究竟是啥？漲盡姿勢

  • 　　目前世界上有兩種文明，一種是人類社會組成的的碳基文明，一種是各種芯片組成的硅基文明——因為幾乎所有的芯片都是以單晶硅為原料制作的，芯片系統(tǒng)的總數(shù)比人類的數(shù)量還多出數(shù)十上百倍。芯片大家族里面也分各種不同類型的芯片，從古老的用電子管堆出來的成噸的邏輯門到現(xiàn)在的超級數(shù)據(jù)中心，電子技術(shù)的發(fā)展走過了一代又一代，到了今天，各種芯片更是百花齊放，芯片廠商百家爭鳴。 　　   　　可是，這么多芯片，按照功能分類，有專門用于計算的、有專門用于控制的、有專門用于存儲的&hell
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使用ECP5?FPGA解決網(wǎng)絡(luò)邊緣智能、視覺和互連應(yīng)用設(shè)計挑戰(zhàn)

  • 　　引言　　隨著傳感器、低成本攝像頭和顯示屏在當(dāng)今嵌入式設(shè)計中的使用量飛速增長，市場上出現(xiàn)了許多激動人心的全新智能和視覺應(yīng)用。與此同時，嵌入式視覺應(yīng)用的爆炸式發(fā)展也讓設(shè)計工程師對處理資源需求有了一個新的認(rèn)識。包含豐富數(shù)據(jù)的全新視頻應(yīng)用促使設(shè)計工程師重新考慮到底采用哪種器件，是專用應(yīng)用處理器(AP)、ASIC還是ASSP?然而，在某些情況下，在現(xiàn)有應(yīng)用處理器、ASIC或ASSP方面的大量軟件投入以及全新器件的高啟動成本已然成為上述應(yīng)用更新迭代的阻礙。這一次，擺在眼前的問題推動設(shè)計工程師尋求一種協(xié)處理解決方案
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基于嵌入式SoC芯片S698-T的飛參采集器設(shè)計

  • 　韓?俊　(珠海歐比特宇航科技股份有限公司?廣東?珠海?519080)????????隨著我國航空業(yè)的發(fā)展，我國自主設(shè)計的飛機(jī)越來越多的飛行在天空中，為了記錄監(jiān)控飛機(jī)飛行過程中，飛機(jī)各種設(shè)備的參數(shù)，就需要飛行參數(shù)記錄儀器進(jìn)行實時記錄。而飛機(jī)上設(shè)備種類、接口類型、信號種類都比較多，而為了滿足多種飛機(jī)型號的需求，就需要將飛行參數(shù)采集器設(shè)備的尺寸做的比較小，使得大飛機(jī)和小飛機(jī)都能夠使用?！　?/li>
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基于FPGA的卷積層并行加速方案

  • 　　卷積神經(jīng)網(wǎng)絡(luò)(Convolutional?Neural?Networks)是一種主要應(yīng)用于圖像處理領(lǐng)域的人工智能算法。尤其是在計算機(jī)視覺領(lǐng)域，CNN在包括識別(recognition)、檢測(detection)、分割(segmentation)等很多任務(wù)中占主流地位?！　【矸e神經(jīng)網(wǎng)絡(luò)的基本元素：卷積層(convolutional?layer)、池化層(pooling)、激活函數(shù)(activation)、全連接層(fully-connected?layer)。卷
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靜態(tài)哈夫曼編碼的快速硬件實現(xiàn)

  • 　王朝馳?李成澤?史傲凱?李靖　　電子科技大學(xué)(四川?成都?610054)　　第一屆(2016-2017)全國大學(xué)生集成電路創(chuàng)新創(chuàng)業(yè)大賽全國總決賽FPGA設(shè)計方向二等獎本文所提出的方案的主要功能是連續(xù)接收256個0~9之間的任意數(shù)值，針對這256個數(shù)據(jù)完成輸入數(shù)據(jù)元素的哈夫曼編碼，最后先輸出0~9元素對應(yīng)的編碼，再按照輸入數(shù)據(jù)順序輸出各數(shù)據(jù)對應(yīng)的哈夫曼編碼。　　1?系統(tǒng)設(shè)計方案　　哈夫曼編碼的基本思想是將出現(xiàn)概率較大的數(shù)據(jù)用較短的編碼表示，而將出
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智能工業(yè)物聯(lián)網(wǎng)邊緣 (Edge)平臺的關(guān)鍵屬性（上）

  • 　　1?IT-OT?融合方法　　工業(yè)物聯(lián)網(wǎng)?(IIoT)?指涉及邊緣設(shè)備、云應(yīng)用、傳感器、算法、安全性、保密性、大量協(xié)議庫、人機(jī)界面?(HMI)?及其它必須互操作元素的多維度緊密耦合的系統(tǒng)鏈。一些人將?IIoT?愿景描述為運營技術(shù)?(OT)?與信息技術(shù)?(IT)?的融合，但實際上目標(biāo)更為深遠(yuǎn)。OT?應(yīng)用的時間敏感性和?IT?應(yīng)用的數(shù)據(jù)密集性要求所有這些元素融
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采用FPGA的以太網(wǎng)應(yīng)用

  • 　　以太網(wǎng)連接的日益普及和不斷增加的降成本壓力，是不可阻擋的兩大網(wǎng)絡(luò)趨勢。由于網(wǎng)絡(luò)和物聯(lián)網(wǎng)(IoT)不斷擴(kuò)張，使得以太網(wǎng)端口的性能持續(xù)增加，并且應(yīng)用于更廣泛的各種產(chǎn)品。網(wǎng)絡(luò)運營商面臨兩個巨大壓力，首先是要大幅降低資本支出(CAPEX/OPEX)，同時要提供更快性能以支持消費者應(yīng)用，如4?K視頻和無處不在的云連接。為了幫助架構(gòu)師滿足這些市場需求，我們需要重新定義中端密度FPGA特性：低成本、低功耗，并且可以滿足通訊應(yīng)用中以太網(wǎng)互聯(lián)的性能要求?！　∵@些新市場向設(shè)計以太網(wǎng)通信設(shè)備的供應(yīng)商提出了重大的挑
  • 關(guān)鍵字： FPGA  以太網(wǎng)  
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