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賽靈思VIRTEX-5 成為全球首個通過所有v1.1標準測試的FPGA

  • 通過PCI EXPRESS兼容性測試 -  賽靈思VIRTEX-5 成為全球首個通過所有v1.1標準測試的FPGA 經(jīng)驗證的解決方案使用戶可快速采用業(yè)界速度最快的、內(nèi)建低功耗PCI Express 端點模塊和串行收發(fā)器的65nm FPGA     靈思公司( Xilinx, Inc. (NASDAQ: XLNX))宣布其Virtex™-5&nbs
  • 關鍵字： FPGA  v1.1標準測試  單片機  嵌入式系統(tǒng)  賽靈思VIRTEX-5  

賽靈思最新版ISE大幅縮短FPGA設計周期

  • 賽靈思公司（Xilinx, Inc.）推出業(yè)界應用最廣泛的集成軟件環(huán)境（ISE）設計套件的最新版本ISE 9.1i。新版本專門為滿足業(yè)界當前面臨的主要設計挑戰(zhàn)而優(yōu)化，這些挑戰(zhàn)包括時序收斂、設計人員生產(chǎn)力和設計功耗。除了運行速度提高2.5倍以外，ISE 9.1i還新采用了SmartCompile 技術，因而可在確保設計中未變更部分實施結(jié)果的同時，將硬件實現(xiàn)的速度再提高多達6倍。同時，ISE 9.1i 還優(yōu)化了其最新65nm Virtex-
  • 關鍵字： FPGA  ISE  單片機  嵌入式系統(tǒng)  賽靈思  

以太網(wǎng)到多路E1適配電路設計及FPGA實現(xiàn)

  • 伴隨著Internet的迅速發(fā)展，IP已經(jīng)成為綜合業(yè)務通信的首選協(xié)議，其承載的信息量也在成倍增長，如何利用現(xiàn)有的電信資源組建寬帶IP網(wǎng)絡是近年來研究的熱點。目前，比較成熟的技術主要有IP over SDH(POS)和IP over ATM（POA）。POS將IP包直接裝入SDH的虛容器中，通道開銷少、實現(xiàn)簡單，具有自動保護切換功能；POA的復接過程比較復雜，可以通過高系統(tǒng)開銷提供較好的服務質(zhì)量保證（QOS）。從目前的市場看，各大通信設備商都推出了基于POS/POA的產(chǎn)品，但總體成本較高，主要面向的是一些高
  • 關鍵字： E1  FPGA  單片機  嵌入式系統(tǒng)  適配電路  通訊  網(wǎng)絡  無線  

FPGA:來日方長顯身手--專訪Altera總裁兼CEO John Daane

  • Altera是一個團結(jié)緊密的團體，每一個成員都有共同的堅定的信念和為此信念奮斗不息的激情。我從John Daane身上也看到這一點。Daane是一位年輕的CEO，在加入Altera之前，他在LSI Logic公司工作了15年，負責ASIC技術的研發(fā)。這又是他們的一個共同特點，這些投身FPGA事業(yè)的人物，幾乎都曾是ASIC行業(yè)的專家?？磥硭麄兊拇_是一群志同道合的人，在若干年前看到FPGA行業(yè)發(fā)展的大好前景，所以聚到一起來了。     如果現(xiàn)在讓我歷
  • 關鍵字： FPGA  

DVB-C解交織器的FPGA實現(xiàn)

  • 卷積交織和解交織原理簡介 在DVB-C系統(tǒng)當中，實際信道中的突發(fā)錯誤往往是由脈沖干擾、多徑衰落引起的，在統(tǒng)計上是相關的，所以一旦出現(xiàn)不能糾正的錯誤時，這種錯誤將連續(xù)存在。因此在DVB-C系統(tǒng)里，采用了卷積交織來解決這種問題。它以一定規(guī)律擾亂源符號數(shù)據(jù)的時間順序，使其相關性減弱，然后將其送入信道，解交織器按相反規(guī)律恢復出源符號數(shù)據(jù)。 DVB-C的卷積交織和解交織原理為：交織由I=12(I為交織深度)個分支構(gòu)成。每個分支的延時逐漸遞增，遞增的單元數(shù)M=n/I=204/12=17(M為交織基數(shù))。這里的
  • 關鍵字： DVB-C  FPGA  單片機  嵌入式系統(tǒng)  

賽靈思VIRTEX-5 成為全球首個通過所有v1.1標準測試的FPGA

  • 通過PCI EXPRESS兼容性測試 -  賽靈思VIRTEX-5 成為全球首個通過所有v1.1標準測試的FPGA 經(jīng)驗證的解決方案使用戶可快速采用業(yè)界速度最快的、內(nèi)建低功耗PCI Express 端點模塊和串行收發(fā)器的65nm FPGA     賽靈思公司宣布其Virtex™-5 LXT FPGA通過了最新的PCI Express端點 v1.1
  • 關鍵字： FPGA  v1.1標準  VIRTEX-5  測試  單片機  嵌入式系統(tǒng)  賽靈思  測試測量  

基于FPGA的圖像預處理系統(tǒng)

  • 本文介紹的是利用FPGA并行處理和計算能力，以Altera FPGA Stratix EP1S40為系統(tǒng)控制的核心實現(xiàn)的SOPC。
  • 關鍵字： FPGA  圖像預處理  系統(tǒng)    

基于DSP和CPLD的低功耗多路數(shù)據(jù)處理系統(tǒng)設計

  • 引言 隨著電子技術的應用和發(fā)展，數(shù)字信號處理內(nèi)容日益復雜，同時，很多情況下要求整個系統(tǒng)具有低功耗的特點。為滿足這種要求，DSP芯片設計技術也在向低功耗、高性能的方向發(fā)展。從處理速度來看，TMS320VC5502的運算能力已經(jīng)達到了600MMACS，即每秒鐘可以完成6億次乘加運算。從功耗來看，TMS320VC5502內(nèi)核電壓只有1.26V，整個芯片的功耗也大大降低了。本文介紹了基于TMS320VC5502和CPLD XC95144的低功耗多路數(shù)據(jù)處理系統(tǒng)。 模擬信號的輸入經(jīng)過50Hz陷波電路(濾除工頻
  • 關鍵字： ADS7805  CPLD  DSP  單片機  嵌入式系統(tǒng)  數(shù)據(jù)處理  

FPGA迎來65nm時代

  • 11月13日，Altera公司正式發(fā)布了業(yè)界期盼以久的65nm FPGA—Stratix III 。與此同時Xilinx又更進一步，在同一時間推出了65nm的Virtex-5 LXT系列，這也是時隔半年之后Xilinx推出的第二款65nm 產(chǎn)品。由此，F(xiàn)PGA進入了65nm時代，Altera 與Xilinx也將展開新的技術對壘。 Altera: Stratix III FPGA怎樣在獲得高性能的同時保持低功耗是65nm領域的最大難題，Altera的解決辦法是針對設計中需要的地方提高性能，而把其他地方的功
  • 關鍵字： 0612_A  FPGA  單片機  嵌入式系統(tǒng)  雜志_業(yè)界風云  

美國賽靈思（Xilinx）公司 & 合眾達公司在清華大學成功舉辦FPGA技術研討會

  • 由美國賽靈思（Xilinx）公司組織、北京合眾達電子與清華大學電工電子中心共同舉辦的FPGA免費教授研討會于12月16日、17日在清華大學電工電子實驗室成功舉辦。來自清華大學、北京大學、北京理工大學、北京科技大學、北京郵電大學、北方工業(yè)大學、山東大學等多所高校近100位教師及學生代表參加。     Xilinx中國區(qū)大學計劃經(jīng)理謝凱年博士作了精彩演講，著重介紹了Xilinx公司發(fā)展歷史、國外知名高?；赬ilinx FPGA教學情況以及中國區(qū)大學計劃情況與宏偉藍圖，在座學員對
  • 關鍵字： FPGA  Xilinx  合眾達  清華大學  

人臉檢測系統(tǒng)的SoPC設計

  • 摘  要：本文采用Nios Ⅱ軟核處理器在FPGA上設計了一種人臉檢測系統(tǒng)，對該系統(tǒng)的功能、結(jié)構(gòu)和實現(xiàn)作了較詳細的闡述。設計結(jié)果表明，該系統(tǒng)體積小，數(shù)據(jù)處理速度快，保證了很好的實時性。關鍵詞：人臉檢測；FPGA； 軟核處理器；片上系統(tǒng) 引言人臉檢測跟蹤是計算機視覺中十分重要的研究領域，正受到越來越多的關注。傳統(tǒng)基于PC平臺的人臉檢測跟蹤系統(tǒng)體積大，不能滿足便攜的要求，更不適合露天使用；而采用通用的DSP芯片組成的系統(tǒng)，外圍電路較復雜，設計與調(diào)試都需要較長的時間，且系統(tǒng)的可擴展性和移植性不好。利
  • 關鍵字： FPGA  測量  測試  片上系統(tǒng)  人臉檢測  軟核處理器  

DAB接收機的樣機設計

  • 與現(xiàn)行廣播相比，數(shù)字音頻廣播（Digital Audio Broadcasting，簡稱DAB）這種新的傳輸系統(tǒng)憑借其諸多優(yōu)點而引起了國際通信行業(yè)的矚目，并獲得了迅速的發(fā)展。我國廣播電影電視行業(yè)標準《30～3000MHz地面數(shù)字音頻廣播系統(tǒng)技術規(guī)范》自2006年6月1日起實施。 該標準是DAB標準，適用于移動和固定接收機傳送高質(zhì)量數(shù)字音頻節(jié)目和數(shù)據(jù)業(yè)務。 由于手機電視將為2008北京奧運提供服務，國內(nèi)多家單位已積極致力于DAB的研制開發(fā)。本文將介紹DAB接收機的樣機設計。 系統(tǒng)的性能要求 歐洲D(zhuǎn)AB
  • 關鍵字： DAB  DSP  FPGA  數(shù)字音頻廣播  消費電子  消費電子  

基于FPGA的TCP粘合設計與實現(xiàn)

  • 傳統(tǒng)的數(shù)據(jù)分流一般基于三層、四層交換，不能在應用層解析數(shù)據(jù)，導致數(shù)據(jù)在后端服務器解析后還要相互重新分發(fā)，增加了服務數(shù)據(jù)傳輸?shù)拈_銷，為解決該問題，可以在客戶端與服務器之間采用應用級代理服務器，利用該服務器專門對數(shù)據(jù)包進行解析分發(fā)，但是該方式下，數(shù)據(jù)要進入TCP/IP協(xié)議棧，處理速度慢，同時代理服務器還需要與客戶端、服務器雙方通信，需要處理的數(shù)據(jù)量非常大，因此在集群應用中，特別是大規(guī)模負載平衡集群系統(tǒng)中很少使用應用級代理。 在應用級代理的基礎上，為進一步提高數(shù)據(jù)處理的速度，提出了TCP粘合技術[1]。該技
  • 關鍵字： FPGA  TCP粘合  服務器  客戶端  通訊  網(wǎng)絡  無線  

基于CPLD的位同步時鐘提取電路設計

  • 引言 異步串行通信是現(xiàn)代電子系統(tǒng)中最常用的數(shù)據(jù)信息傳輸方式之一，一般情況下，為了能夠正確地對異步串行數(shù)據(jù)進行發(fā)送和接收，就必須使其接收與發(fā)送的碼元同步，位同步時鐘信號不僅可用來對輸入碼元進行檢測以保證收發(fā)同步，而且在對接收的數(shù)字碼元進行各種處理等過程中，也可以為系統(tǒng)提供一個基準的同步時鐘。 本文介紹的位同步時鐘的提取方案，原理簡單且同步速度較快。整個系統(tǒng)采用VerilogHDL語言編寫，并可以在CPLD上實現(xiàn)。 位同步時鐘的提取原理 本系統(tǒng)由一個跳變沿捕捉模塊、一個狀態(tài)寄存器和一個可控計數(shù)器共三
  • 關鍵字： CPLD  串行通信  電源技術  模擬技術  同步時鐘  

LambdaPRO 3支持XILINX Virtex-4 FX FPGA

  •         LambdaPRO 3成功實現(xiàn)了對XILINX公司內(nèi)嵌PowerPC405硬核的Virtex-4 FX FPGA的支持，用戶可以在Virtex-4 FX FPGA上開發(fā)基于DeltaOS的嵌入式系統(tǒng)。             LambdaPRO 
  • 關鍵字： FPGA  FX  LambdaPRO  Virtex-4  廠XILINX  單片機  嵌入式系統(tǒng)  
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