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面向超低功耗設(shè)計的微控制器功效優(yōu)化方案

基于FPGA的嵌入式以太網(wǎng)與Matlab通信系統(tǒng)設(shè)計

  • 0引言近年來，隨著信息技術(shù)的發(fā)展，網(wǎng)絡(luò)化日加普遍，以太網(wǎng)被廣泛應(yīng)用到各個領(lǐng)域。例如在數(shù)據(jù)采集領(lǐng)域，一些小型...
  • 關(guān)鍵字： FPGA  IP  嵌入式  PLD  CPLD  SoC  數(shù)字信號處理  消費電子  FPGA  

基于PCI接口芯片外擴FIFO的FPGA實現(xiàn)

基于FPGA的MIII總線與RS422通信協(xié)議轉(zhuǎn)換板的設(shè)計

FPGA設(shè)計工具淺談

FPGA硬件電路的調(diào)試

基于CPLD的多路數(shù)據(jù)采集系統(tǒng)的設(shè)計

  • 摘要：隨著數(shù)字化生活的到來，數(shù)據(jù)采集系統(tǒng)在日常生活中的應(yīng)用越來越顯著。模擬信號和數(shù)字信號之間的轉(zhuǎn)換已成為計算機控制系統(tǒng)中不可缺少的環(huán)節(jié)。較傳統(tǒng)數(shù)據(jù)采集系統(tǒng)，以可編程邏輯器件實現(xiàn)的數(shù)據(jù)采集系統(tǒng)具有時鐘頻
  • 關(guān)鍵字： CPLD  多路數(shù)據(jù)采集  系統(tǒng)    

一種基于CPLD的QDPSK調(diào)制解調(diào)電路設(shè)計

  • 為了在CDMA系統(tǒng)中更好地應(yīng)用QDPSK數(shù)字調(diào)制方式，在分析四相相對移相(QDPSK)信號調(diào)制解調(diào)原理的基礎(chǔ)上，設(shè)計了一種QDPSK調(diào)制解調(diào)電路，它包括串并轉(zhuǎn)換、差分編碼、四相載波產(chǎn)生和選相、相干解調(diào)、差分譯碼和并串轉(zhuǎn)換電路。在MAX+PLUS II軟件平臺上，進行了編譯和波形仿真。綜合后下載到復(fù)雜可編程邏輯器件EPM7128SLC84-15中，測試結(jié)果表明，調(diào)制電路能正確選相，解調(diào)電路輸出數(shù)據(jù)與QDPSK調(diào)制輸入數(shù)據(jù)完全一致，達到了預(yù)期的設(shè)計要求。
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基于CPLD的高分辨率AD轉(zhuǎn)換電路設(shè)計

  • 本次設(shè)計應(yīng)用V /F轉(zhuǎn)換器實現(xiàn)高分辨率AD轉(zhuǎn)換，具有較高的滿刻度頻率響應(yīng)、低功耗和較低的非線性度等特點，廣泛應(yīng)用于儀器儀表對溫度的控制中，滿足對設(shè)定溫度控制穩(wěn)定性的要求。在系統(tǒng)設(shè)計中采用CPLD實現(xiàn)頻率計數(shù)功能，是數(shù)字系統(tǒng)精確測量頻率一種方法:在采樣時間內(nèi)同時對標準頻率信號和被測頻率信號計數(shù)。采樣完成后，把二者的計數(shù)值相比，再乘以標準頻率就可以得到被測頻率的精確值。
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基于DSP和MAX1420的高速數(shù)據(jù)采集系統(tǒng)設(shè)計

  • 基于DSP和MAX1420的高速數(shù)據(jù)采集系統(tǒng)設(shè)計,1 引言　　數(shù)據(jù)采集系統(tǒng)是通信與信息技術(shù)領(lǐng)域中重要的功能模塊，應(yīng)用廣泛。而傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)大多以單片機或中規(guī)模數(shù)字電路為核心，其模數(shù)轉(zhuǎn)換器(A／D轉(zhuǎn)換器)采樣速率較低。顯然傳統(tǒng)數(shù)據(jù)采集系統(tǒng)不能完全滿足高速
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DSP和CPLD的空間瞬態(tài)光輻射信號實時探測研究

  • 摘要：探測系統(tǒng)對輸入的空間瞬態(tài)光輻射信號進行實時識別處理，反演估算出空間瞬態(tài)信號能量大小并報告發(fā)生時刻。采用dsp+cpld的數(shù)字處理方案，利用dsp的高速數(shù)字信號處理特性及cold的復(fù)雜邏輯可編程特性，可實現(xiàn)對
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基于DSP 的高速信號采集系統(tǒng)設(shè)計

  • 基于DSP 的高速信號采集系統(tǒng)設(shè)計, 1 引言

    數(shù)據(jù)采集技術(shù)是一項基本的實用性技術(shù),已被廣泛地應(yīng)用于測量、檢測、控制、診斷等各個領(lǐng)域。隨著電子技術(shù), 計算機技術(shù)和通信技術(shù)的迅猛發(fā)展, 國內(nèi)外用數(shù)字信號處理的辦法檢測, 采集, 分析, 處理各種數(shù)據(jù)
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在嵌入式設(shè)計中降低CPLD的功耗

  • 在嵌入式設(shè)計中降低CPLD的功耗,從事便攜式或手持產(chǎn)品設(shè)計的工程師都明白對于如今的設(shè)計，最大限度地降低功耗是必不可少的要求。但是，只有經(jīng)驗豐富的工程師理解盡可能地延長系統(tǒng)的電池壽命的那些微妙但又重要的細節(jié)。本文中我們將重點放在這些經(jīng)驗
  • 關(guān)鍵字： 功耗  CPLD  降低  設(shè)計  嵌入式  

CPLD應(yīng)用于嵌入式系統(tǒng)與CAN總線網(wǎng)絡(luò)通信

  • CPLD應(yīng)用于嵌入式系統(tǒng)與CAN總線網(wǎng)絡(luò)通信,1.引言可編程邏輯器件PLD（Programmable logic Device）就是由用戶進行編程實現(xiàn)所需邏輯功能的數(shù)字專用集成電路ASIC?？删幊踢壿嬈骷诂F(xiàn)代電子工程設(shè)計中得到了廣泛應(yīng)用。它是在PAL，GAL等邏輯器件的基礎(chǔ)上發(fā)展起來
  • 關(guān)鍵字： 總線  網(wǎng)絡(luò)通信  CAN  系統(tǒng)  應(yīng)用  嵌入式  CPLD  

基于CPLD和嵌入式系統(tǒng)的高速數(shù)據(jù)采集系統(tǒng)的設(shè)計與實現(xiàn)

  • 基于CPLD和嵌入式系統(tǒng)的高速數(shù)據(jù)采集系統(tǒng)的設(shè)計與實現(xiàn),介紹一種基于CPLD和嵌入式系統(tǒng)的高速數(shù)據(jù)采集系統(tǒng)，并詳細闡述了系統(tǒng)的結(jié)構(gòu)和軟硬件的實現(xiàn)方案。
    　　關(guān)鍵詞：高速數(shù)據(jù)采集；CPLD；嵌入式系統(tǒng)Design and Implementation of Highspeed Data Sampling System Ba s
  • 關(guān)鍵字： 系統(tǒng)  設(shè)計  實現(xiàn)  數(shù)據(jù)采集  高速  嵌入式  基于  CPLD  
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