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基于Multibus總線的隔離AD／DA模塊設(shè)計(jì)

  • 摘要：AD／DA模塊通過Multibus總線與主機(jī)通訊，通過AD接口采集數(shù)據(jù)，經(jīng)過控制軟件處理，輸出模擬量驅(qū)動(dòng)執(zhí)行機(jī)構(gòu)。本文簡(jiǎn)要介紹了AD／DA模塊的設(shè)計(jì)原理和實(shí)現(xiàn)方法，并對(duì)一些關(guān)鍵技術(shù)進(jìn)行介紹。
    關(guān)鍵詞：AD／DA模塊；
  • 關(guān)鍵字： AD／DA  采集數(shù)據(jù)  放大器  CPLD  

FPGA基礎(chǔ)入門（二）

基于CPLD設(shè)計(jì)的電器定時(shí)開關(guān)控制系統(tǒng)

利用CPLD來替代微控制器的6種方法

我學(xué)習(xí)FPGA的總結(jié)

verilog中阻塞賦值和非阻塞復(fù)制的理解

選擇VHDL或者verilog HDL還是System Verilog？

系統(tǒng)級(jí)芯片設(shè)計(jì)語言和驗(yàn)證語言的發(fā)展

FPGA設(shè)計(jì)中關(guān)鍵問題的研究

讓Verilog仿真狀態(tài)機(jī)時(shí)可以顯示狀態(tài)名

基于Nios的DDS高精度信號(hào)源實(shí)現(xiàn)

FPGA系統(tǒng)設(shè)計(jì)實(shí)戰(zhàn)經(jīng)驗(yàn)分享FPGA系統(tǒng)設(shè)計(jì)實(shí)戰(zhàn)經(jīng)驗(yàn)分享

FPGA基礎(chǔ)入門

基于DSP實(shí)現(xiàn)的PWM整流回饋系統(tǒng)的設(shè)計(jì)

  • 基于DSP實(shí)現(xiàn)的PWM整流回饋系統(tǒng)的設(shè)計(jì), 摘 要：本文主要介紹了基于DSP實(shí)現(xiàn)的PWM整流回饋系統(tǒng)的設(shè)計(jì)。該設(shè)計(jì)可以做到輸入電流正弦、單位功率因數(shù)、直流母線電壓輸出穩(wěn)定，具有良好的動(dòng)態(tài)性能并可實(shí)現(xiàn)能量的雙向流動(dòng)（即四象限運(yùn)行），最終給出實(shí)驗(yàn)波形，
  • 關(guān)鍵字： DSP  控制器  模擬  信號(hào)采集  CPLD  

基于CPLD和AD9857的數(shù)字化多模式調(diào)制單元設(shè)計(jì)

  • 摘要： 介紹了一種跟蹤雷達(dá)數(shù)字化多模式調(diào)制單元的設(shè)計(jì)方案， 給出了使用CPLD和DDS芯片AD9857 (數(shù)字正交上變頻器) 來生成調(diào)制信號(hào)的實(shí)現(xiàn)方法， 同時(shí)以脈內(nèi)相位編碼信號(hào)和非線性調(diào)頻信號(hào)為例， 給出了其軟件實(shí)現(xiàn)方法，
  • 關(guān)鍵字： CPLD  9857  AD  數(shù)字化    
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