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高速數(shù)字串行加法器及其應(yīng)用

高速數(shù)字串行加法器及其應(yīng)用深圳南山區(qū)科技園中興通訊IC開發(fā)一部(518057)　鐘信潮上海盛立亞光網(wǎng)絡(luò)系統(tǒng)有限公司　薛小剛深圳南山區(qū)科技園中興通訊3G開發(fā)(518057)　王誠　　摘　要：與傳統(tǒng)加法器相比，數(shù)字串行加法器具有工作頻率高、占用資源少、設(shè)計靈活等優(yōu)點。介紹了數(shù)字串行加法器的原理，說明了該加法器在FPGA上的實現(xiàn)要點及其在匹配濾波器設(shè)計中的應(yīng)用。　　關(guān)鍵詞：加法器　位并行　數(shù)字串行　FPGA　匹配濾波器　　與傳統(tǒng)DSP相比，定制DSP具有速度更高、設(shè)計靈活、易于更改
關(guān)鍵字： FPGA 加法器匹配濾波器數(shù)字串行位并行

利用Virtex-5 FPGA實現(xiàn)更高的性能

在FPGA系統(tǒng)設(shè)計中，要達(dá)到性能最大化需要平衡具有混合性能效率的元器件，包括邏輯構(gòu)造(fabric)、片上存儲器、DSP和I/O帶寬。在本文中，我將向你解釋怎樣能在追求更高系統(tǒng)級性能的過程中受益于Xilinx® 的Virtex™-5 FPGA構(gòu)建模塊，特別是新的ExpressFabric™技術(shù)。以針對邏輯和算術(shù)功能的量化預(yù)期性能改進(jìn)為例，我將探究ExpressFabric架構(gòu)的主要功能?；趯嶋H客戶設(shè)計的基準(zhǔn)將說明Virtex-5ExpressFabric技術(shù)性能平均比前一
關(guān)鍵字： FPGA Virtex-5 單片機(jī) 嵌入式系統(tǒng)

利用Xilinx Platform Studio工具套件，快速、便捷地生成 BSP

具有嵌入式處理器的平臺 FPGA 為您提供前所未有的靈活性、集成度和高性能。目前，在單個可編程邏輯設(shè)備中開發(fā)極其復(fù)雜且高度定制化的嵌入式系統(tǒng)已成為可能。隨著芯片性能的不斷增加，如何使設(shè)計方法始終高效、多產(chǎn)，成為人們面臨的主要挑戰(zhàn)。嵌入式系統(tǒng)開發(fā)的關(guān)鍵活動之一是開發(fā)板支持包 (BSP)。利用 BSP，可以使嵌入式軟件應(yīng)用程序成功地初始化，并與連接到處理器的硬件資源進(jìn)行通信。典型的 BSP 組件包括引導(dǎo)代碼、設(shè)備驅(qū)動程序代碼和
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SYNPLICITY CERTIFY軟件全面支持XILINX VIRTEX-5 FPGA簡化ASIC原型驗證過程

　　Synplicity宣布其Certify® ASIC RTL 原型設(shè)計軟件增強(qiáng)了對 Xilinx Virtex™-5 系列的 65 納米 FPGA 的支持。Certify 軟件是業(yè)界首款支持多個 FPGA 進(jìn)行 ASIC 原型設(shè)計的產(chǎn)品。Certify 工具將多芯片分組技術(shù)與業(yè)界一流的 FPGA 綜合技術(shù)
關(guān)鍵字： ASIC原型驗證 CERTIFY軟件 FPGA SYNPLICITY VIRTEX-5 XILINX 單片機(jī) 嵌入式系統(tǒng)

利用Virtex-5 FPGA實現(xiàn)更高性能的方法

在FPGA系統(tǒng)設(shè)計中，要達(dá)到性能最大化需要平衡具有混合性能效率的元器件，包括邏輯構(gòu)造(fabric)、片上存儲器、DSP和I/O帶寬。在本文中，我將向你解釋怎樣能在追求更高系統(tǒng)級性能的過程中受益于Xilinx? 的Virtex?-5 FPGA構(gòu)建模塊，特別是新的ExpressFabric?技術(shù)。以針對邏輯和算術(shù)功能的量化預(yù)期性能改進(jìn)為例，我將探究ExpressFabric架構(gòu)的主要功能?；趯嶋H客戶設(shè)計的基準(zhǔn)將說明Virtex-5ExpressFabric技術(shù)性能平均比前一代Virtex-4 FPGA要高
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可重構(gòu)計算技術(shù)將漸入民用領(lǐng)域

可重構(gòu)計算（Reconfigurable Computing）技術(shù)是指在軟件的控制下，利用系統(tǒng)中的可重用資源（如FPGA等可重構(gòu)邏輯器件），根據(jù)應(yīng)用的需要重新構(gòu)造一個新的計算平臺，達(dá)到接近專用硬件設(shè)計的高性能。它避免了微處理器計算模式因為取指、譯碼等步驟導(dǎo)致的性能損失，同時也消除了專用集成電路（ASIC）計算模式因為前期設(shè)計制造的復(fù)雜過程帶來的高代價和不可重用等缺陷。從某種意義上來說，可重構(gòu)計算技術(shù)并不是什么新技術(shù)，
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FPGA實現(xiàn)的FIR算法在汽車動態(tài)稱重儀中的應(yīng)用

引言車輛在動態(tài)稱重時，作用在平臺上的力除真實軸重外，還有許多因素產(chǎn)生的干擾力，如：車速、車輛自身諧振、路面激勵、輪胎驅(qū)動力等，給動態(tài)稱重實現(xiàn)高精度測量造成很大困難。若在消除干擾的過程中采用模擬方法濾波，參數(shù)則不能過大，否則將產(chǎn)生過大的延遲導(dǎo)致不能實現(xiàn)實時處理，從而造成濾波后的信號仍然含有相當(dāng)一部分的噪聲。所以必須采用數(shù)字濾波消除干擾。 FIR濾波的原理及實現(xiàn) 本文采用FIR數(shù)字濾波，其原理如公式1所示。 Y(n)= (1) 其中h(k)為系統(tǒng)濾波參數(shù)，x(n)為采集的信號，
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低功耗FPGA設(shè)計技術(shù)

一、前言　　　　隨著系統(tǒng)功率預(yù)算的不斷緊縮，迫切需要新型低功率元器件。對通信基礎(chǔ)設(shè)施而言，電路板冷卻、機(jī)箱體積小型化以及系統(tǒng)可靠性在系統(tǒng)設(shè)計中都起著重要的作用。對e-應(yīng)用，電池壽命、熱耗散和小體積尺寸是主要的設(shè)計難點。選用智能器件，輔以正確的設(shè)計技巧增加了符合功率預(yù)算的可能性。盡管可編程邏輯器件（PLD）有很好的性能，然而卻以犧牲功耗為代價。Actel公司的抗熔斷型FPGA提供低功耗且高性能應(yīng)用的理想解決方案。本文涵蓋Actel eX系列以及SX/SX-A系列器件，詳細(xì)描述了器件的結(jié)構(gòu)特點與設(shè)計技巧。
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賽靈思推出系統(tǒng)性能最高、編譯時間最快的ISE WEBPACK 9.1i設(shè)計套件

可免費下載并同時支持Windows和Linux平臺的設(shè)計套件，能降低平均10%的動態(tài)功耗并提供擴(kuò)展的FPGA器件支持 2007年1月30日，北京 - 全球領(lǐng)先的可編程邏輯解決方案提供商賽靈思公司(Xilinx, Inc.) (NASDAQ:XLNX) 日前宣布推出最新版本、可免費下載的邏輯設(shè)計套件——集成軟件環(huán)境 (ISE™) WebPACK™ 9.1i，目前用戶可立即下載使用。這一新版本包含了使用廣泛的賽靈思 ISE Foundatio
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FPGA與CPLD的區(qū)別

管ＦＰＧＡ和ＣＰＬＤ都是可編程ＡＳＩＣ器件,有很多共同特點,但由于ＣＰＬＤ和ＦＰＧＡ結(jié)構(gòu)上的差異,具有各自的特點:①ＣＰＬＤ更適合完成各種算法和組合邏輯,ＦＰＧＡ更適合于完成時序邏輯。換句話說,ＦＰＧＡ更適合于觸發(fā)器豐富的結(jié)構(gòu),而ＣＰＬＤ更適合于觸發(fā)器有限而乘積項豐富的結(jié)構(gòu)。②ＣＰＬＤ的連續(xù)式布線結(jié)構(gòu)決定了它的時序延遲是均勻的和可預(yù)測的,而ＦＰＧＡ的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測性。 ③在編程上ＦＰＧＡ比ＣＰＬＤ具有更大的靈活性。ＣＰＬＤ通過修改具有固定內(nèi)連電路的邏輯功能來編程,ＦＰＧＡ主要通過
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一種眼科B型超聲診斷議

摘要：介紹一種以Winbond公司的W78E58單片機(jī)為控制核心，并采用FPGA和大容量FIFO等器件構(gòu)成的眼科B型超聲診斷儀。闡述了眼科超聲診斷儀的基本原理，使用FIFO作為數(shù)據(jù)共享RAM實現(xiàn)采樣和顯示相對獨立的模塊化設(shè)計方案以及FPGA在該設(shè)計中的具體應(yīng)用。 20世紀(jì)50年代初超聲探測開始應(yīng)用于醫(yī)學(xué)領(lǐng)域至今，超聲診斷技術(shù)已有了長足的進(jìn)展。超聲診斷儀更是形式多樣，型號繁多。超聲診斷儀通常按三種方法分類，它們是：①按圖像信息的獲取方法分類，由此可分為反射法超聲診斷儀、多普勒法超聲診斷儀和透射法超
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Nios II系統(tǒng)在數(shù)字式心電診監(jiān)測設(shè)備中的應(yīng)用

（1、武漢科技學(xué)院河北武漢 430073；2、華中科技大學(xué) 同濟(jì)醫(yī)學(xué)院河北武漢 430000） 1 引言心電檢測儀是醫(yī)學(xué)界運用廣泛的一種心電監(jiān)測設(shè)備，他主要由12導(dǎo)聯(lián)心電傳感器和心電信號處理設(shè)備兩部分組成，目前運用廣泛的數(shù)字式心電檢測儀大都是由DSP處理器外加一個單片機(jī)（MCU），通過編寫復(fù)雜的并行通訊協(xié)議來完成的，這種結(jié)構(gòu)雖然有較高的精度，但硬件設(shè)計復(fù)雜，軟件編寫煩瑣，相應(yīng)的開發(fā)周期長，研制成本高。本設(shè)計采用Altera公司先進(jìn)的SOPC（可編程片上系統(tǒng)）解決方案--以32位Nios I
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基于FPGA的數(shù)字式心率計

心率計是常用的醫(yī)學(xué)檢查設(shè)備，實時準(zhǔn)確的心率測量在病人監(jiān)控、臨床治療及體育競賽等方面都有著廣泛的應(yīng)用。心率測量包括瞬時心率測量和平均心率測量。瞬時心率不僅能夠反映心率的快慢。同時能反映心率是否勻齊；平均心率雖只能反映心率的快慢，但記錄方便，因此這兩個參數(shù)在測量時都是必要的。　　測量心率有模擬和數(shù)字兩種方法。模擬方法是在給定的時間間隔內(nèi)計算R波（或脈搏波）的脈沖個數(shù)，然后將脈沖計數(shù)乘以一個適當(dāng)?shù)某?shù)測量心率的。這種方法的缺點是測量誤差較大、元件參數(shù)調(diào)試?yán)щy、可靠性差。數(shù)字方法是先測量相鄰R波之間的時間，
關(guān)鍵字： FPGA 醫(yī)療電子專題醫(yī)療保健類

用單片機(jī)實現(xiàn)SRAM工藝FPGA的加密應(yīng)用

在現(xiàn)代電子系統(tǒng)設(shè)計中，由于可編程邏輯器件的卓越性能、靈活方便的可升級特性，而得到了廣泛的應(yīng)用。由于大規(guī)模高密度可編程邏輯器件多采用SRAM工藝，要求每次上電，對FPGA器件進(jìn)行重配置，這就使得可以通過監(jiān)視配置的位數(shù)據(jù)流，進(jìn)行克隆設(shè)計。因此，在關(guān)鍵、核心設(shè)備中，必須采用加密技術(shù)保護(hù)設(shè)計者的知識產(chǎn)權(quán)。 1　基于SRAM工藝FPGA的保密性問題　　通常，采用SRAM工藝的FPGA芯片的的配置方法主要有三種：由計算機(jī)通過下載電纜配置、用專用配置芯片（如Altera公司的EPCX系列芯片）配置、采用存儲器
關(guān)鍵字： FPGA SRAM 單片機(jī) 加密嵌入式系統(tǒng) 存儲器

賽靈思VIRTEX-5 成為全球首個通過所有v1.1標(biāo)準(zhǔn)測試的FPGA

通過PCI EXPRESS兼容性測試 - 賽靈思VIRTEX-5 成為全球首個通過所有v1.1標(biāo)準(zhǔn)測試的FPGA 經(jīng)驗證的解決方案使用戶可快速采用業(yè)界速度最快的、內(nèi)建低功耗PCI Express 端點模塊和串行收發(fā)器的65nm FPGA 靈思公司( Xilinx, Inc. (NASDAQ: XLNX))宣布其Virtex™-5&nbs
關(guān)鍵字： FPGA v1.1標(biāo)準(zhǔn)測試單片機(jī) 嵌入式系統(tǒng) 賽靈思VIRTEX-5

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fpga 介紹

FPGA是英文Field－Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個新概念，內(nèi)部包括可 [ 查看詳細(xì) ]