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緊湊的四輸出降壓型穩(wěn)壓器解決方案加速采用數(shù)字內(nèi)窺鏡

　　摘要：目前的內(nèi)窺鏡發(fā)展趨勢推進了數(shù)字成像方法的采用。不過，這需要多種數(shù)字處理器處理和分配圖像數(shù)據(jù)。另外還出現(xiàn)了新的設(shè)計挑戰(zhàn)，即如何將所有電子組件及有關(guān)電源穩(wěn)壓器放進與以前安裝的內(nèi)窺鏡攝像機控制單元 (CCU) 大小相同的空間中，以最大限度地減小安裝和采用成本。　　1 內(nèi)窺鏡發(fā)展歷史　　大多數(shù)歷史學家都認為，Bozzini 的 Lichleiter 是第一個與我們今天所知的內(nèi)窺鏡相似的設(shè)備。該設(shè)備于 19 世紀初發(fā)明，它很不靈活，用傾斜的鏡子將圖像投射到醫(yī)生眼中，只用一根蠟燭照明，圖像質(zhì)量很差。
關(guān)鍵字：穩(wěn)壓器內(nèi)窺鏡 CMOS FPGA LTM4644 201409

多參數(shù)室內(nèi)環(huán)境智能監(jiān)測系統(tǒng)設(shè)計

　　摘要：針對室內(nèi)環(huán)境質(zhì)量與人們的健康和工作效率密切相關(guān)的情況，設(shè)計了一種多參數(shù)多采集點室內(nèi)環(huán)境監(jiān)測系統(tǒng)。系統(tǒng)硬件主要包括單片機系統(tǒng)、FPGA數(shù)據(jù)采集電路、傳感器信號調(diào)理電路等。軟件包括單片機硬件驅(qū)動程序、FPGA數(shù)字邏輯設(shè)計和基于VB的上位機應(yīng)用程序。實驗結(jié)果表明：系統(tǒng)工作穩(wěn)定，誤差在設(shè)計允許范圍內(nèi)。　　引言　　隨著經(jīng)濟持續(xù)快速發(fā)展，人們的生活水平不斷提高，對各種室內(nèi)環(huán)境的要求也越來越高。傳統(tǒng)的室內(nèi)環(huán)境監(jiān)測設(shè)備實時性差、精度低、體積大、功耗大，難以適應(yīng)現(xiàn)代經(jīng)濟發(fā)展的要求?；谝陨媳尘?，本文設(shè)計了
關(guān)鍵字： FPGA 單片機監(jiān)測系統(tǒng) 傳感器 STC89C52 RAM 201409

Altera發(fā)布Quartus II軟件Arria 10版v14.0

　　Altera公司今天發(fā)布Quartus® II軟件Arria® 10版v14.0——業(yè)界最先進的20 nm FPGA和SoC設(shè)計環(huán)境。Altera成熟可靠的Quartus II軟件編譯時間是業(yè)界最短的，支持性能最高的20 nm FPGA和SoC設(shè)計。客戶可以使用這一最新版軟件所包含的全系列20 nm優(yōu)化IP內(nèi)核，進一步加速其Arria 10 FPGA和SoC設(shè)計。　　Altera的20 nm設(shè)計工具提供業(yè)界最先進的算法，其結(jié)果質(zhì)量最好。與最相近競爭20 nm
關(guān)鍵字： Altera Quartus II FPGA

美高森美新型Libero SoC v11.4軟件改善運行時間高達35%，顯著提升FPGA設(shè)計生產(chǎn)率

　　致力于提供功耗、安全、可靠與高性能半導體技術(shù)方案的領(lǐng)先供應(yīng)商美高森美公司(Microsemi Corporation) 宣布推出最新11.4版本Libero系統(tǒng)級芯片(SoC)綜合設(shè)計軟件，用于開發(fā)美高森美最新一代FPGA產(chǎn)品。　　美高森美新型Libero SoC v11.4用于獲獎的SmartFusion2™ SoC FPGA和IGLOO2™ FPGA，改善設(shè)計流程運行時間多達35%。新產(chǎn)品還提供了更高的設(shè)計效率，具有改善的SmartDesign圖形設(shè)計畫布、改善的文本編
關(guān)鍵字：美高森 Libero SoC FPGA

基于ARM+FPGA的大屏幕顯示器控制系統(tǒng)設(shè)計

　　0 前言　　隨著計算機和半導體技術(shù)的發(fā)展，LED大屏幕顯示系統(tǒng)成為集計算機控制、視頻、光電子、微電子、通信、數(shù)字圖像處理技術(shù)為一體的顯示設(shè)備。目前LED大屏幕顯示器向更高亮度、更高耐氣候性、更高的發(fā)光均勻性、更大屏幕化、更高的可靠性方向發(fā)展。LED顯示屏產(chǎn)業(yè)正成為我國電子信息產(chǎn)業(yè)的重要組成部分。大屏幕顯示技術(shù)的發(fā)展進步，需要處理的數(shù)據(jù)量大大增加，系統(tǒng)的頻率越來越高，系統(tǒng)的規(guī)模越來越大，對顯示控制系統(tǒng)的要求不斷提高。以往的LED大屏幕顯示系統(tǒng)用中小規(guī)模集成電路實現(xiàn)，系統(tǒng)體積較大、調(diào)試困難、不易修改。
關(guān)鍵字： ARM FPGA PLD

FPGA研發(fā)之道—總線

　　如果設(shè)計中有多個模塊，每個模塊內(nèi)部有許多寄存器或者存儲塊需要配置或者提供讀出那么實現(xiàn)方式有多種，主要如下：　　實現(xiàn)方式一：可以在模塊頂部將所有寄存器引出，提供統(tǒng)一的模塊進行配置和讀出。這種方式簡單是簡單，但是頂層連接工作量較大，并且如果配置個數(shù)較多，導致頂層中寄存器的數(shù)目也會較多。　　實現(xiàn)方式二：通過總線進行連接，為每個模塊分配一個地址范圍。這樣寄存器等擴展就可以在模塊內(nèi)部進行擴展，而不用再頂層進行過多的頂層互聯(lián)。如下圖所示：　　　　那如果進行總線的選擇，那么有一種
關(guān)鍵字： FPGA AVALON-MM AVALON-ST

基于FPGA的任意分頻器設(shè)計

　　1、前言　　分頻器是FPGA設(shè)計中使用頻率非常高的基本單元之一。盡管目前在大部分設(shè)計中還廣泛使用集成鎖相環(huán)(如Altera的PLL，Xilinx的DLL)來進行時鐘的分頻、倍頻以及相移設(shè)計，但是，對于時鐘要求不太嚴格的設(shè)計，通過自主設(shè)計進行時鐘分頻的實現(xiàn)方法仍然非常流行。首先這種方法可以節(jié)省鎖相環(huán)資源，再者這種方式只消耗不多的邏輯單元就可以達到對時鐘的操作目的。　　2、整數(shù)倍分頻器的設(shè)計　　2.1 偶數(shù)倍分頻　　偶數(shù)倍分頻器的實現(xiàn)非常簡單，只需要一個計數(shù)器進行計數(shù)就能實現(xiàn)。如需要N分頻
關(guān)鍵字： FPGA 分頻器 PLL

FPGA設(shè)計：時序就是全部

　　當你的FPGA設(shè)計不能滿足時序要求時，原因也許并不明顯。解決方案不僅僅依賴于使用FPGA的實現(xiàn)工具來優(yōu)化設(shè)計從而滿足時序要求，也需要設(shè)計者具有明確目標和診斷/隔離時序問題的能力。設(shè)計者現(xiàn)在有一些小技巧和幫助來設(shè)置時鐘;使用像Synopsys Synplify Premier一樣的工具正確地設(shè)置時序約束;然后調(diào)整參數(shù)使之滿足賽靈思FPGA設(shè)計性能的目標。　　會有來自不同角度的挑戰(zhàn)，包括：　　● 更好的設(shè)計計劃，例如完整的和精確的時序約束和時鐘規(guī)范　　● 節(jié)約時間的設(shè)計技術(shù)，例如為更好的性能結(jié)
關(guān)鍵字： FPGA Synplify 時序

廠商談汽車半導體技術(shù)趨勢之FPGA

FPGA加速汽車電子的發(fā)展　　Altera汽車業(yè)務(wù)部信息娛樂和駕駛信息戰(zhàn)略市場經(jīng)理John Goldie:對于汽車系統(tǒng)的設(shè)計人員而言，與構(gòu)建模塊化ASSP或者功能固定的ASIC相比，現(xiàn)場可編程門陣列(FPGA)能夠提供非常獨特而且靈活的解決方案。FPGA支持設(shè)計人員根據(jù)自己的特殊需求，自由地在架構(gòu)中劃分CPU和硬件加速功能。以并行的方式在架構(gòu)中放置關(guān)鍵處理單元，可以實現(xiàn)大吞吐量、低延時和確定性延時特性。這非常適合對安全性、系統(tǒng)干預(yù)以及引導/自動駕駛判斷等有要求的關(guān)鍵系統(tǒng)。系統(tǒng)能夠靈活
關(guān)鍵字： FPGA 汽車電子

解析高速ADC和DAC與FPGA的配合使用

　　許多數(shù)字處理系統(tǒng)都會使用FPGA，原因是FPGA有大量的專用DSP以及block RAM資源，可以用于實現(xiàn)并行和流水線算法。因此，通常情況下，F(xiàn)PGA都要和高性能的ADC和DAC進行接口，比如e2v EV10AQ190低功耗四通道10-bit 1.25 Gsps ADC和EV12DS130A內(nèi)建4/2:1 MUX的低功耗12-bit 3 Gsps DAC。通常情況下，這些轉(zhuǎn)換器的采樣率都達到了GHz的級別。對工程師團隊來說，除了混合信號電路板布局之外，理解和使用這些高性能的設(shè)備也是一個挑戰(zhàn)。　　
關(guān)鍵字： ADC DAC FPGA

一種于FPGA的多通道頻率測量系統(tǒng)設(shè)計

　　摘要：設(shè)計了一種多通道頻率測量系統(tǒng)。系統(tǒng)由模擬開關(guān)、信號調(diào)理電路、FPGA、總線驅(qū)動電路構(gòu)成，實現(xiàn)對頻率信號的分壓、放大、濾波、比較、測量，具備回路自測試功能，可與主設(shè)備進行數(shù)據(jù)交互，具有精度高、可擴展、易維護的特點，有一定的工程應(yīng)用價值。　　頻率測量電路是很多檢測與控制系統(tǒng)的重要組成部分，在航空機載計算機領(lǐng)域具有廣泛的應(yīng)用環(huán)境。隨著檢測與控制系統(tǒng)復(fù)雜程度的提高，頻率測量電路也被提出了新的要求，例如多通道實時采集、高精度測量等。FPGA的特點是完全由用戶通過軟件進行配置和編程，從而完成某種特定的功
關(guān)鍵字： FPGA 頻率測量可編程邏輯

一款四象限 DC/DC 開關(guān)穩(wěn)壓器的實現(xiàn)

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
關(guān)鍵字： DC/DC轉(zhuǎn)換器 FPGA NMOS 開關(guān)穩(wěn)壓器

基于FPGA的大功率數(shù)字音頻系統(tǒng)設(shè)計

　　摘要：音頻編解碼芯片WM8731因其高性能、低功耗等優(yōu)點在很多音頻產(chǎn)品中得到了廣泛應(yīng)用。本文提出了WM8731與FPGA的音頻編解碼系統(tǒng)，并嵌入大功率D類功放技術(shù)作為音頻系統(tǒng)的功率放大應(yīng)用，使得本系統(tǒng)效率高，體積小，音質(zhì)高，性能顯著。　　隨著FPGA技術(shù)的迅速發(fā)展，大規(guī)模集成可編程邏輯陣列越來越普遍。在現(xiàn)代電子技術(shù)領(lǐng)域表現(xiàn)出明顯技術(shù)領(lǐng)先優(yōu)勢。本文為一個基于FPGA技術(shù)的嵌入式數(shù)字音頻編解碼系統(tǒng)的設(shè)計方案，極大地提高了系統(tǒng)的集成度和穩(wěn)定性，同時降低了產(chǎn)品開發(fā)成本，提高了系統(tǒng)設(shè)計效率。另外功率放大電路
關(guān)鍵字： FPGA 音頻系統(tǒng) 數(shù)字功放

輕松實現(xiàn)復(fù)雜電源時序控制

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
關(guān)鍵字：電源管理 FPGA ADP5134 時序控制 ADM1184

一種于FPGA的高速導航解算系統(tǒng)設(shè)計與實現(xiàn)

　　摘要：針對現(xiàn)有小型無人機導航系統(tǒng)的解算速度慢、多處理器核心臃腫可靠性差的缺點，實現(xiàn)了一種僅使用單一FPGA作為數(shù)據(jù)處理核心的小型高速導航解算系統(tǒng)。該系統(tǒng)對飛機運動方程組和導航方程組進行并行化分解，對相互獨立的中間變量進行并行計算，使得單個運算周期能夠同時進行6次浮點運算，在不盲目增加硬件消耗的條件下有效提高了解算速度。仿真和實驗結(jié)果表明系統(tǒng)能夠高效地進行導航信息解算，在小型無人機的導航控制領(lǐng)域有重要的工程應(yīng)用價值。　　導航解算是小型無人機導航控制的基礎(chǔ)，小型無人機機動性強，為了完成自主導航任務(wù)，必
關(guān)鍵字： FPGA 姿態(tài)解算導航解算