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基于FPGA的LVDS模塊在DAC系統(tǒng)中的應用

  • 介紹了LVDS技術的原理，對LVDS接口在高速數(shù)據傳輸系統(tǒng)中的應用做了簡要的分析，著重介紹了基于FPGA的LVDS_TX模塊的應用，并通過其在DAC系統(tǒng)中的應用實驗進一步說明了LVDS接口的優(yōu)點。
  • 關鍵字： LVDS接口  高速數(shù)據傳輸  FPGA  

FPGA控制CLC5958型A/D轉換器高速PCI采集

  • 　隨著信息技術的發(fā)展，基于微處理器的數(shù)字信號處理在測控、通訊、雷達等各個領域得到廣泛的應用。被處理的模擬信號也在向高頻、寬帶方面發(fā)展，但這需要高速、高分辨率的數(shù)字采集卡以將模擬信號數(shù)字化。美國國家半導體公司新推出的系列高速、高分辨率模/數(shù)轉換器（如CLC5958）就非常適用于需要高速、高分辨率的信號采集系統(tǒng)。
  • 關鍵字： CLC5958型  A/D轉換器  FPGA  PCI  

FPGA系統(tǒng)設計的仿真驗證之： 功能仿真和時序仿真的區(qū)別和實現(xiàn)方法

  • 這里我們使用一個波形發(fā)生器作為例子，來說明如何使用Modelsim對Quartus II生成的IP Core和相應的HDL文件進行功能仿真和時序仿真。這個例子里面使用到了由Quartus II生成的一個片上ROM存儲單元。這種存儲單元和RAM一樣，都是基本的FPGA片上存儲單元，在以后的設計里面會經常使用到。
  • 關鍵字： 仿真驗證  功能仿真  FPGA  時序仿真  

基于EDMA的FPGA與DSP之間圖像高速穩(wěn)定數(shù)據傳輸?shù)牡脑O計與實現(xiàn)

  • 設計了在FPGA與DSP之間進行圖像數(shù)據傳輸?shù)挠布Y構，介紹了EDMA的工作原理、傳輸參數(shù)配置和EDMA的傳輸流程。在開發(fā)的實驗平臺上實現(xiàn)了這一傳輸過程。借助TI公司的DSP調試平臺CCS把接收到的圖像數(shù)據恢復成圖像，驗證了傳輸過程的正確性和穩(wěn)定性。
  • 關鍵字： EDMA  數(shù)據傳輸  FPGA  

FPGA系統(tǒng)設計的仿真驗證之： 仿真測試文件（Testbench）的設計方法

  • 隨著設計量和復雜度的不斷增加，數(shù)字設計驗證變得越來越難，所消耗的成本也越來越高。面對這種挑戰(zhàn)，驗證工程師必須依靠相應的驗證工具和方法才行。對于大型的設計，比如上百萬門的設計驗證，工程師必須使用一整套規(guī)范的驗證工具；而對于較小的設計，使用具有HDL testbench的仿真器是一個不錯的選擇。
  • 關鍵字： 仿真驗證  仿真測試文件  FPGA  Testbench  

基于D類功率放大的高效率音頻功率放大器設計

  • 為提高功放效率，以適應現(xiàn)代社會高效、節(jié)能和小型化的發(fā)展趨勢，以D類功率放大器為核心，以單片機89C51和可編程邏輯器件（FPGA）進行控制及時數(shù)據的處理，實現(xiàn)了對音頻信號的高效率放大。系統(tǒng)最大不失真輸出功率大于1 W,可實現(xiàn)電壓放大倍數(shù)1~20連續(xù)可調，并增加了短路保護斷電功能，輸出噪聲低。系統(tǒng)可對功率進行計算顯示，具有4位數(shù)字顯示，精度優(yōu)于5%
  • 關鍵字： 音頻放大器  D類功率放大  FPGA  

FPGA設計開發(fā)軟件Quartus II的使用技巧之： 創(chuàng)建工程設計文件

  • Quartus II軟件將工程信息存儲在Quartus II工程配置文件中，如表5.1所示。它包含有關Quartus II工程的所有信息，包括設計文件、波形文件、SignalTap? II文件、內存初始化文件以及構成工程的編譯器、仿真器和軟件構建設置。
  • 關鍵字： QuartusII  編譯器  FPGA  仿真器  

FPGA設計開發(fā)軟件Quartus II的使用技巧之：Quartus II軟件基礎介紹

  • Quartus II設計軟件是Altera提供的完整的多平臺設計環(huán)境，能夠直接滿足特定設計需要，為可編程芯片系統(tǒng)（SOPC）提供全面的設計環(huán)境。Quartus II軟件含有FPGA和CPLD設計所有階段的解決方案。
  • 關鍵字： QuartusII  Max+PlusII  FPGA  

硬件描述語言Verilog HDL設計進階之：使用函數(shù)實現(xiàn)簡單的處理器

  • 本實例使用Verilog HDL設計一個簡單8位處理器，可以實現(xiàn)兩個8位操作數(shù)的4種操作。在設計過程中，使用了函數(shù)調用的設計方法。
  • 關鍵字： VerilogHDL  函數(shù)  處理器  FPGA  

硬件描述語言Verilog HDL設計進階之：自動轉換量程頻率計控制器

  • 本實例使用Verilog HDL設計一個可自動轉換量程的頻率計控制器。在設計過程中，使用了狀態(tài)機的設計方法，讀者可根據綜合實例6的流程將本實例的語言設計模塊添加到自己的工程中。
  • 關鍵字： VerilogHDL  頻率計控制器  FPGA  

基于PXI總線的航天設備測試用高精度恒流源的設計與實現(xiàn)

  • 給出了一種基于PXI總線的高精度恒流源的實現(xiàn)方法，介紹了其電路各個組成部分。測量結果其精度和分辨率均為15．7位，可應用于要求高精度的測試系統(tǒng)。
  • 關鍵字： 高精度恒流源  PXI總線  FPGA  

硬件描述語言Verilog HDL設計進階之： 典型實例-狀態(tài)機應用

  • 狀態(tài)機設計是HDL設計里面的精華，幾乎所有的設計里面都或多或少地使用了狀態(tài)機的思想。狀態(tài)機，顧名思義，就是一系列狀態(tài)組成的一個循環(huán)機制，這樣的結構使得編程人員能夠更好地使用HDL語言，同時具有特定風格的狀態(tài)機也能提高程序的可讀性和調試性。
  • 關鍵字： VerilogHDL  狀態(tài)機  FPGA  

硬件描述語言Verilog HDL設計進階之： 邏輯綜合的原則以及可綜合的代碼設計風格

  • 用always塊設計純組合邏輯電路時，在生成組合邏輯的always塊中，參與賦值的所有信號都必須有明確的值，即在賦值表達式右端參與賦值的信號都必需在always @(敏感電平列表)中列出。
  • 關鍵字： VerilogHDL  邏輯綜合  FPGA  

基于CPLD的片內振蕩器設計及其優(yōu)化

  • 本文介紹一種通用的基于CPLD的片內振蕩器設計方法，它基于環(huán)形振蕩器原理，只占用片上普通邏輯資源(LE)，無需使用專用邏輯資源(如MaxII中的UFM)，從而提高了芯片的資源利用率。
  • 關鍵字： 片內振蕩器  SoC  CPLD  

基于IP的智能傳感器SOC設計

  • 利用SOC/IP芯片能組成完整的智能傳感器系統(tǒng)。智能傳感器傳感參數(shù)可能是多種多樣的。但從功能模塊組成來講，它主要包括數(shù)據采集模塊、補償與校正模塊、數(shù)據處理模塊、數(shù)據網絡通信模塊、人機界面和任務管理與調度模塊等功能單元。從而基于IP的智能傳感器SOC設計過程為：首先正確建立智能傳感器的通用模塊模型；然后合理劃分各摸塊功能規(guī)范，制定各模塊之間的接口協(xié)議與標準；再設計出一系列通用的IP核；最后把所需的通用IP核搭建整合在一起構成完整的智能傳感器系統(tǒng)。
  • 關鍵字： 智能傳感器系統(tǒng)  SoC  IP核  
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