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EEPW首頁 >> 主題列表 >> fpga+dsp

基于FPGA的BPSK信號載頻估計單元設(shè)計與實(shí)現(xiàn)

  • 摘要：根據(jù)BPSK調(diào)制信號調(diào)制機(jī)理和平方倍頻法原理，在FPGA平臺上設(shè)計實(shí)現(xiàn)了BPSK調(diào)制信號載波頻率估計單元。利用ModelSim仿真環(huán)境對載頻估計功能進(jìn)行仿真，驗證了平方倍頻法對BPSK信號進(jìn)行載波信號估計的有效性。仿真
  • 關(guān)鍵字： FPGA  載頻估計  平方倍頻  BPSK  

基于FPGA的振動信號采集處理系統(tǒng)設(shè)計

  • 摘要：在振動信號采集和處理系統(tǒng)設(shè)計中，信號的處理時間與可靠性決定著系統(tǒng)應(yīng)用的可行性。本文設(shè)計了一種基于FPGA的振動信號采集處理系統(tǒng)，該系統(tǒng)通過振動信號采集電路、抗混疊濾波電路、AD采樣電路將電荷信號轉(zhuǎn)化為
  • 關(guān)鍵字： 振動信號采集  數(shù)據(jù)流控制  時鐘時標(biāo)  FPGA  

FPGA更適用于視覺處理

  • 美國國家儀器公司將工程的視覺處理移植到FPGA上實(shí)現(xiàn)，可獲得更高的處理性能Jeff Bier 是嵌入式視覺聯(lián)盟的創(chuàng)始人，本月在德克薩斯州奧斯汀舉辦的NI WEEK大會上，Jeff關(guān)注了國家儀器公司的一個演示系統(tǒng)，這個系統(tǒng)是國
  • 關(guān)鍵字： FPGA    視覺處理  

FPGA 101：用Vivado HLS為軟件提速

  • 在編寫軟件時，您有沒有遇到過無論怎么努力編碼，軟件都不能按您期望的速度運(yùn)行?我遇到過。您有沒有想過，“有沒有什么簡單而且成本不高的方法可將一些代碼輸入多個定制處理器或定制硬件?”畢竟，您的應(yīng)用
  • 關(guān)鍵字： FPGA    Vivado  

采用Altera 10代FPGA實(shí)現(xiàn)低延時小尺寸設(shè)計

  • 由于電子設(shè)計日漸復(fù)雜，設(shè)計人員通常需要采用各種不同類型的功能，但他們無法具備所有的專業(yè)知識、資源和時間。這促使了半導(dǎo)體知識產(chǎn)權(quán)(SIP)市場的增長，預(yù)計2017年將達(dá)到57億美元。某些復(fù)雜設(shè)計使用的各種SIP模塊甚
  • 關(guān)鍵字： FPGA  低延遲  Altera  

基于OpenCL標(biāo)準(zhǔn)的FPGA設(shè)計

  • 在可編程技術(shù)發(fā)展的最初階段，可編程能力出現(xiàn)了兩個極端。一個極端的代表是單核CPU和DSP單元。這些器件使用含有一系列可執(zhí)行指令的軟件來進(jìn)行編程。對于編程人員，在概念上以連續(xù)的方式來開發(fā)這些指令，而高級處理器
  • 關(guān)鍵字： OpenCL    FPGA  

MicroBlaze AXI總線實(shí)現(xiàn)OLED顯示

  • OLED作為從設(shè)備，主設(shè)備通過SPI控制協(xié)議和OLED模塊進(jìn)行通信，硬件接口為PMOD接口，OLED模塊內(nèi)部集成SRAM存儲設(shè)備緩存顯示數(shù)據(jù)。OLED模塊使用4wire SPI串行方式,其信號包含：SCK(時鐘),CS(片選),MOSI(master output
  • 關(guān)鍵字： NANO2    microblaze    FPGA    OLED  

一種FPGA高速訪問USB設(shè)備的設(shè)計方案

  • 摘要：針對FPGA訪問USB設(shè)備存在傳輸速率低、資源消耗大、開發(fā)復(fù)雜的缺點(diǎn)，提出了一種將ARM處理器與FPGA相結(jié)合實(shí)現(xiàn)高速訪問USB設(shè)備的方案。該方案利用ARM處理器的USB Host讀取USB設(shè)備數(shù)據(jù)井緩存于高速內(nèi)存，采用乒乓
  • 關(guān)鍵字： USB設(shè)備  數(shù)據(jù)訪問  FPGA  嵌入式系統(tǒng)  

FPGA+DSP架構(gòu)的HD-SDI高清圖像處理系統(tǒng)設(shè)計

  • 摘要：隨著圖像處理技術(shù)及傳感器技術(shù)的不斷發(fā)展，高清數(shù)字圖像取代模擬圖像成為一種趨勢。設(shè)計了一種基于HD-SDI技術(shù)的高清圖像處理系統(tǒng)，可通過FPGA+DSP架構(gòu)對1080P全高清圖像進(jìn)行采集和字符疊加，并實(shí)時進(jìn)行目標(biāo)提
  • 關(guān)鍵字： HD-SDI  圖像處理  DVI  FPGA  

紓解處理器負(fù)擔(dān)　FPGA推升系統(tǒng)電源效率

  • 繼手機(jī)之后，智慧眼鏡、智慧手表等穿戴式裝置可望將系統(tǒng)耗電規(guī)格推向新的里程碑，因而也刺激小封裝、低功耗的現(xiàn)場可編程閘陣列(FPGA)導(dǎo)入需求，以扮演顯示器、I/O和相機(jī)子系統(tǒng)與主處理器之間的橋梁，協(xié)助分擔(dān)耗電量
  • 關(guān)鍵字： FPGA  處理器  電源效率  

FPGA內(nèi)建處理器 加速軟硬協(xié)同設(shè)計速度

  • 在所謂的嵌入式設(shè)計領(lǐng)域，F(xiàn)PGA(可編程邏輯閘陣列)亦可屬于該領(lǐng)域的陣營之一，但隨著ARM的開疆辟土，ARM在嵌入式領(lǐng)域也有相當(dāng)優(yōu)異的成績表現(xiàn)。賽靈思(Xilinx)FAE經(jīng)理羅志愷直言，在產(chǎn)業(yè)界里，同時具備ARM處理器、PLD與
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硬核浮點(diǎn)DSP的FPGA或取代高性能計算GPGPU

  • 近來，Altera公司推出業(yè)界首款浮點(diǎn)FPGA，它集成了硬核IEEE754兼容浮點(diǎn)運(yùn)算功能，提高了DSP性能、設(shè)計人員的效能和邏輯效率。據(jù)悉，硬核浮點(diǎn)DSP模塊集成在Altera20nmArria10FPGA和SoC中，以及14nmStratix10FPGA和SoC
  • 關(guān)鍵字： DSP  FPGA  數(shù)字信號處理  

DSP與CPLD的輸電線路局部氣象監(jiān)測裝置設(shè)計

  • 1 概 述輸電線路的狀態(tài)直接決定著整個電網(wǎng)的安全穩(wěn)定運(yùn)行，輸電線路微氣象參數(shù)的實(shí)時監(jiān)測能夠為電網(wǎng)正常調(diào)度、以及自然災(zāi)害預(yù)測和控制提供必要的現(xiàn)場信息。輸電線路是電力系統(tǒng)的關(guān)鍵元件之一。為了安全、穩(wěn)定地運(yùn)行，
  • 關(guān)鍵字： DSP  CPLD  輸電線路  氣象監(jiān)測  

FPGA與CPLD的辨別和分類

  • FPGA與CPLD的辨別和分類主要是根據(jù)其結(jié)構(gòu)特點(diǎn)和工作原理。通常的分類方法是：將以乘積項結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)
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基于CPLD／FPGA的VHDL語言電路優(yōu)化設(shè)計

  • 杜志傳，鄭建立(上海理工大學(xué) 醫(yī)療器械與食品學(xué)院 上海 200093)0 引 言VHDL(Very High Speed Integrated Circuit Hardware Description Language)是IEEE工業(yè)標(biāo)準(zhǔn)硬件描述語言，是隨著可編程邏輯器件(PLD)的發(fā)展而發(fā)
  • 關(guān)鍵字： VHDL  CPLD／FPGA  電路設(shè)計  優(yōu)化  
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