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一種CORDIC協(xié)處理器核的設(shè)計(jì)與實(shí)現(xiàn)

  • 一種CORDIC協(xié)處理器核的設(shè)計(jì)與實(shí)現(xiàn), 隨著航天技術(shù)的發(fā)展，航天任務(wù)對(duì)于導(dǎo)航計(jì)算機(jī)的性能要求越來(lái)越高。導(dǎo)航計(jì)算機(jī)除了要對(duì)傳感器數(shù)據(jù)進(jìn)行采集，與控制系統(tǒng)進(jìn)行實(shí)時(shí)通訊，還要能進(jìn)行實(shí)時(shí)的計(jì)算。盡管目前航天任務(wù)中使用的處理器芯片性能越來(lái)越強(qiáng)，但大多
  • 關(guān)鍵字： FPGA  IP核  CORDIC  協(xié)處理器  

基于變換采樣的超寬帶接收機(jī)設(shè)計(jì)

  • 基于變換采樣的超寬帶接收機(jī)設(shè)計(jì), 在高精度UWB定位系統(tǒng)中，目標(biāo)信號(hào)是超短脈寬的脈沖，有很寬的帶寬，為了對(duì)這種寬帶信號(hào)進(jìn)行處理，我們要求如下兩個(gè)條件。1)設(shè)計(jì)應(yīng)該實(shí)現(xiàn)超高的采樣率。對(duì)于UWB定位系統(tǒng)，恢復(fù)較好的脈沖波形以獲得較高時(shí)間分辨率信息
  • 關(guān)鍵字： 變換采樣  FPGA  可編程延時(shí)芯片  ADC  UWB  接收機(jī)  

基于DSP的忙音檢測(cè)設(shè)計(jì)

  • 忙音是某一頻率單音和靜音交互出現(xiàn)的一種提示音，通常用于表示電話占線。在某些實(shí)際應(yīng)用過(guò)程中，需要對(duì)這種忙音進(jìn)行檢測(cè)。現(xiàn)階段這類的信號(hào)音
  • 關(guān)鍵字： DSP  忙音檢測(cè)  設(shè)計(jì)  

FPGA實(shí)戰(zhàn)演練邏輯篇3：FPGA與CPLD

  • 盡管很多人聽說(shuō)過(guò)FPGA和CPLD，但是關(guān)于FPGA與CPLD之間的區(qū)別，了解的人可能不是很多。雖然FPGA與CPLD都是“可反復(fù)編程的邏輯器件”，但是在技術(shù)上
  • 關(guān)鍵字： FPGA  實(shí)戰(zhàn)演練  CPLD  

DIY遠(yuǎn)程智能監(jiān)控機(jī)器人

  • 設(shè)計(jì)摘要：本項(xiàng)目論述了基于網(wǎng)絡(luò)通信技術(shù)和FPGA實(shí)現(xiàn)家庭遠(yuǎn)程控制的方案。用戶可以通過(guò)短信或Internet 網(wǎng)絡(luò)等方式，訪問(wèn)家庭控制器，通過(guò)車載攝像頭
  • 關(guān)鍵字： 以太網(wǎng)  機(jī)器人  FPGA  

FPGA 6部分組成基本結(jié)構(gòu)簡(jiǎn)析

  • FPGA由6部分組成，分別為可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式塊RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等。每個(gè)單元
  • 關(guān)鍵字： FPGA  基本結(jié)構(gòu)  簡(jiǎn)析  

基于FPGA的DDR3控制器設(shè)計(jì)

  • 基于FPGA的DDR3控制器設(shè)計(jì),摘要 介紹了DDR3 SDRAM的技術(shù)特點(diǎn)、工作原理，以及控制器的構(gòu)成。利用Xilinx公司的MIG軟件工具在Virtex-6系列FPGA芯片上，實(shí)現(xiàn)了控制器的設(shè)計(jì)方法，并給出了ISim仿真驗(yàn)證結(jié)果，驗(yàn)證了該設(shè)計(jì)方案的可行性。DDR3 SDRAM
  • 關(guān)鍵字： FPGA  DDR3 SDRAM控制器  MIG  ISim  

基于FPGA的飛行模擬器通信接口設(shè)計(jì)

  • 飛行模擬器是現(xiàn)代飛行員訓(xùn)練的必需設(shè)備，它是一種由計(jì)算機(jī)實(shí)時(shí)控制、多系統(tǒng)協(xié)調(diào)工作、能模擬真實(shí)飛行環(huán)境的模擬設(shè)備。相較于利用飛機(jī)的飛行訓(xùn)
  • 關(guān)鍵字： FPGA  飛行模擬器  通信接口  

更高性能/更低功耗的異步DSP核心設(shè)計(jì)

  • 目前，處理器性能的主要衡量指標(biāo)是時(shí)鐘頻率。絕大多數(shù)的集成電路 (IC) 設(shè)計(jì)都基于同步架構(gòu)，而同步架構(gòu)都采用全球一致的時(shí)鐘。這種架構(gòu)非常普及
  • 關(guān)鍵字： 集成電路  DSP  

混合同余法產(chǎn)生隨機(jī)噪聲的FPGA實(shí)現(xiàn)

  • 混合同余法產(chǎn)生隨機(jī)噪聲的FPGA實(shí)現(xiàn),摘要：隨著電子對(duì)抗技術(shù)的快速發(fā)展，在有源式干擾機(jī)中需要用到數(shù)字高斯白噪聲。通過(guò)對(duì)混合同余法產(chǎn)生隨機(jī)序列的原理研究，本文提出了一種利用FPGA產(chǎn)生高斯白噪聲的方法。該方法在PC主控端的控制下，采用ROM查找表的方
  • 關(guān)鍵字： 高斯白噪聲  混合同余法  FPGA  Verilog HDL  

基于FPGA實(shí)現(xiàn)的PCI-I2S接口轉(zhuǎn)換電路

  • 摘要 提出了一種基于FPGA實(shí)現(xiàn)的PCI-I2S音頻系統(tǒng)方法。通過(guò)在FPGA中將PCI軟核、FIFO以及設(shè)計(jì)的接口電路等相結(jié)合，在FPGA上實(shí)現(xiàn)了 PCI、I2C、I2S等多種總線，
  • 關(guān)鍵字： PCI總線  FPGA  I2S  音頻  

基于DSP的某彈載計(jì)算機(jī)單元的設(shè)計(jì)

  • 摘要：隨著精確制導(dǎo)武器的發(fā)展，為了滿足某型彈載計(jì)算機(jī)的性能和使用要求，文章提出了一種采用基于DSP內(nèi)核的SOC芯片實(shí)現(xiàn)某型彈載計(jì)算機(jī)單元的解
  • 關(guān)鍵字： DSP  SOC  光電隔離  

某型機(jī)載作戰(zhàn)任務(wù)加載器的設(shè)計(jì)與實(shí)現(xiàn)

  • 摘要：為了保證飛機(jī)作戰(zhàn)任務(wù)信息傳輸和傳遞的準(zhǔn)確性和安全性，并考慮數(shù)據(jù)加載的方便快捷，文章提出了一種采用DSP實(shí)現(xiàn)安全可靠加載任務(wù)數(shù)據(jù)的解
  • 關(guān)鍵字： DSP  USB  1553B  

基于FPGA的無(wú)刷直流電機(jī)調(diào)速系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

  • 摘要：以FPGA為控制器，使用霍爾傳感器進(jìn)行電機(jī)電流及位置的檢測(cè)，用MOSFET搭接成的驅(qū)動(dòng)電路進(jìn)行控制電機(jī)的轉(zhuǎn)速和轉(zhuǎn)向，用VHDL語(yǔ)言設(shè)計(jì)了一種PWM調(diào)節(jié)
  • 關(guān)鍵字： FPGA  無(wú)刷直流電機(jī)  霍爾傳感器  PWM調(diào)節(jié)  BLDC  

基于FPGA的脈沖耦合神經(jīng)網(wǎng)絡(luò)的硬件實(shí)現(xiàn)

  • 摘要：針對(duì)脈沖耦合神經(jīng)網(wǎng)絡(luò)(PCNN)具有神經(jīng)元脈沖同步激發(fā)、適合硬件實(shí)現(xiàn)的特點(diǎn)，提出了一種基于FPGA的PCNN實(shí)時(shí)處理系統(tǒng)。系統(tǒng)設(shè)計(jì)了時(shí)鐘分頻、串口
  • 關(guān)鍵字： 脈沖耦合神經(jīng)網(wǎng)絡(luò)  硬件實(shí)現(xiàn)  FPGA  圖像處理  
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