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Gbps無線基站設(shè)計(jì)中Virtex-5FPGA的應(yīng)用

　　本文基于Virtex-5FPGA設(shè)計(jì)面向未來移動(dòng)通信標(biāo)準(zhǔn)的Gbps無線通信基站系統(tǒng)，具有完全的可重配置性，可以完成MIMO、OFDM及LDPC等復(fù)雜信號(hào)處理算法，實(shí)現(xiàn)1Gbps速率的無線通信。　　引言　　隨著集成電路(IC)技術(shù)進(jìn)入深亞微米時(shí)代，片上系統(tǒng)SoC(SySTem-ON-a-Chip)以其顯著的優(yōu)勢(shì)成為當(dāng)代IC設(shè)計(jì)的熱點(diǎn)?；谲浻布f(xié)同設(shè)計(jì)及IP復(fù)用技術(shù)的片上系統(tǒng)具有功能強(qiáng)大、高集成度和低功耗等優(yōu)點(diǎn)，可顯著降低系統(tǒng)體積和成本，縮短產(chǎn)品上市的時(shí)間。IP核是SoC設(shè)計(jì)的一個(gè)重要組成部分，
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基于Virtex-5平臺(tái)的真隨機(jī)數(shù)發(fā)生器的設(shè)計(jì)實(shí)現(xiàn)

　　真隨機(jī)數(shù)發(fā)生器(TRNG)在統(tǒng)計(jì)學(xué)、信息安全等領(lǐng)域有著廣泛的應(yīng)用。在這些領(lǐng)域中，不僅要求數(shù)據(jù)序列分布均勻、彼此獨(dú)立，而且要求其具有不可預(yù)測(cè)性，能夠抵御針對(duì)隨機(jī)性的攻擊。B.Sunar，W.J.Martin和D.R.Stinson提出，真隨機(jī)數(shù)發(fā)生器的性能受3個(gè)因素的影響：熵源(Entropy Source)，采集方式(Harvesting Mechanism)和后續(xù)處理(Post-Processing)。在電路系統(tǒng)中最常見的三種真隨機(jī)數(shù)產(chǎn)生方法為：1)直接放大法：放大電路中的電阻熱噪聲等物理噪聲，通過
關(guān)鍵字： FPGA Virtex-5 隨機(jī)數(shù)發(fā)生器

是德科技推出支持光學(xué)相干斷層成像技術(shù)的 12 位 PCIe 高速數(shù)據(jù)采集卡

　　是德科技公司日前宣布與 YellowSys 攜手推出 U5303A 12 位 PCle® 高速數(shù)據(jù)采集卡，該產(chǎn)品提供專為光學(xué)相干斷層成像(OCT)技術(shù)設(shè)計(jì)的新選件。YellowSys 是一家 IP 處理固件和軟件供應(yīng)商。　　是德科技數(shù)據(jù)采集解決方案使用信號(hào)重采樣方法，為極差分析提供板上增強(qiáng)，并提供穩(wěn)定的 ADC 信號(hào)采樣節(jié)奏。該解決方案主要關(guān)注信號(hào)采集過程中的時(shí)鐘穩(wěn)定性，以避免采樣節(jié)奏發(fā)生變化。在使用外部 k 時(shí)鐘時(shí)，通常會(huì)對(duì)信號(hào)采集產(chǎn)生不利影響。此外，信號(hào)處理直接在數(shù)據(jù)采集卡上實(shí)時(shí)進(jìn)行，
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2015，全新的美高森美來了

　　新年伊始，美高森美(Microsemi)全球市場(chǎng)營(yíng)銷執(zhí)行副總裁Russ?Garcia向媒體展示了一個(gè)全新的美高森美。　　全新體現(xiàn)在：美高森美的營(yíng)收在過去五年里增長(zhǎng)了一倍。2014財(cái)年，營(yíng)收為11.4億美元。焦點(diǎn)市場(chǎng)集中在通信(占總營(yíng)收的38%)、國(guó)防和安全(28%)、航空航天(13%)以及工業(yè)(23%)。幾年來，通過不斷地并購(gòu)和通過創(chuàng)新實(shí)現(xiàn)自有產(chǎn)品的內(nèi)生增長(zhǎng)，美高森美不斷成長(zhǎng)為產(chǎn)品線多樣，多元化發(fā)展的公司?！　uss?Garcia透露，2015的美高森美將在以下三個(gè)領(lǐng)域更上層樓：
關(guān)鍵字：美高森美 FPGA 分立器件原子鐘

零基礎(chǔ)學(xué)FPGA（十二）對(duì)于初學(xué)者一篇很不錯(cuò)的文章

　　長(zhǎng)期以來很多新入群的菜鳥們總是在重復(fù)的問一些非常簡(jiǎn)單但是又讓新手困惑不解的問題。作為管理員經(jīng)常要給這些菜鳥們普及基礎(chǔ)知識(shí)，但是非常不幸的是很多菜鳥懷著一種浮躁的心態(tài)來學(xué)習(xí) FPGA，總是急于求成。　　再加上國(guó)內(nèi)大量有關(guān)FPGA的垃圾教材的誤導(dǎo)，所以很多菜鳥始終無法入門。為什么大量的人會(huì)覺得FPGA難學(xué)?作為著名FPGA 提供商Altera授權(quán)的金牌培訓(xùn)師，本管理員決心開貼來詳細(xì)講一下菜鳥覺得FPGA難學(xué)的幾大原因。　　1、不熟悉 FPGA的內(nèi)部結(jié)構(gòu)，不了解可編程邏輯器件的基本原理。　　F
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【從零開始走進(jìn)FPGA】你想干嘛——邊沿檢測(cè)技術(shù)

　　一、為什么要講邊沿檢測(cè) 　　也許，沒有那么一本教科書，會(huì)說到這個(gè)重要的思想;也許，學(xué)了很久的你，有可能不知道這個(gè)重要的思想吧。很慚愧，我也是在當(dāng)年學(xué)了1年后才領(lǐng)悟到這個(gè)思想的。　　說實(shí)話，我的成長(zhǎng)很艱辛，沒有人能給我系統(tǒng)的指導(dǎo)，而我得撐起這一片藍(lán)天，于是乎無數(shù)個(gè)漏洞，我一直在修補(bǔ)我的不足。我沒能對(duì)自己滿足過，不是說我“貪得無厭”，而是，我不夠“完美”。人可以不完美，但不可以不追求完美;或許終點(diǎn)永遠(yuǎn)達(dá)不到，但努力的過程，你一直在靠近完美;有方向感地奮
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基于FPGA的跨時(shí)鐘域信號(hào)處理——同步設(shè)計(jì)的重要

　　上次提出了一個(gè)處于異步時(shí)鐘域的MCU與FPGA直接通信的實(shí)現(xiàn)方式，其實(shí)在這之前，特權(quán)同學(xué)想列舉一個(gè)異步時(shí)鐘域中出現(xiàn)的很典型的問題。也就是要用一個(gè)反例來說明沒有足夠重視異步通信會(huì)給整個(gè)設(shè)計(jì)帶來什么樣的危害。　　特權(quán)同學(xué)要舉的這個(gè)反例是真真切切的在某個(gè)項(xiàng)目上發(fā)生過的，很具有代表性。它不僅會(huì)涉及使用組合邏輯和時(shí)序邏輯在異步通信中的優(yōu)劣、而且能把亞穩(wěn)態(tài)的危害活生生的展現(xiàn)在你面前。　　從這個(gè)模塊要實(shí)現(xiàn)的功能說起吧，如圖1所示，實(shí)現(xiàn)的功能其實(shí)很簡(jiǎn)單的，就是一個(gè)頻率計(jì)，只不過FPGA除了脈沖采集進(jìn)行計(jì)數(shù)外，
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基于ISE設(shè)計(jì)提供低功耗FPGA解決方案

　　從Xilinx公司推出FPGA二十多年來，研發(fā)工作大大提高了FPGA的速度和面積效率，縮小了FPGA與ASIC之間的差距，使FPGA成為實(shí)現(xiàn)數(shù)字電路的優(yōu)選平臺(tái)。今天，功耗日益成為FPGA供應(yīng)商及其客戶關(guān)注的問題。　　降低FPGA功耗是降低封裝和散熱成本、提高器件可靠性以及打開移動(dòng)電子設(shè)備等新興市場(chǎng)之門的關(guān)鍵。　　Xilinx在提供低功耗FPGA解決方案方面較有經(jīng)驗(yàn)。本文說明如何應(yīng)用計(jì)算機(jī)輔助設(shè)計(jì)(CAD)技術(shù)，如Xilinx ISE(集成軟件環(huán)境)9.2i版本軟件使功能有效降低。　　CMO
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FPGA設(shè)計(jì)開發(fā)軟件ISE使用技巧之：典型實(shí)例-增量式設(shè)計(jì)演示

　　6.9 典型實(shí)例12：增量式設(shè)計(jì)(Incremental Design)演示　　6.9.1 實(shí)例的內(nèi)容及目標(biāo) 　　1.實(shí)例的主要內(nèi)容　　6.7節(jié)對(duì)增量式設(shè)計(jì)這一方法的基本概念和流程做了全面的介紹。本節(jié)將以一個(gè)具體的實(shí)例幫助讀者熟悉增量式設(shè)計(jì)的操作流程。　　本實(shí)例的源代碼參見隨書光盤Example6.9。此程序?yàn)镻C機(jī)通過串口向SRAM寫入數(shù)據(jù)，再由FPGA從SRAM中讀取數(shù)據(jù)通過串口將其送到PC機(jī)。　　本實(shí)例的重點(diǎn)在于設(shè)計(jì)過程中是如何應(yīng)用增量式設(shè)計(jì)的，而不是如何實(shí)現(xiàn)程序本身的功能。
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FPGA設(shè)計(jì)開發(fā)軟件ISE使用技巧之：典型實(shí)例-ChipScope功能演示

　　6.8 典型實(shí)例11：ChipScope功能演示　　6.8.1 實(shí)例的內(nèi)容及目標(biāo) 　　1.實(shí)例的主要內(nèi)容　　本節(jié)通過一個(gè)簡(jiǎn)單的計(jì)數(shù)器，使用ChipScope的兩種實(shí)現(xiàn)流程，基于Xilinx開發(fā)板完成設(shè)計(jì)至驗(yàn)證的完整過程。本實(shí)例的工作環(huán)境如下。　　· 設(shè)計(jì)軟件：ISE 7.1i。　　· 綜合工具：ISE自帶的XST。　　· 仿真軟件：ModelSim SE 5.8C。　　· 在線調(diào)試：ChipScope Pro 8.2i。
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FPGA設(shè)計(jì)開發(fā)軟件ISE使用技巧之：片上邏輯分析儀（ChipScope Pro）使用技巧

　　6.7 片上邏輯分析儀(ChipScope Pro)使用技巧　　在FPGA的調(diào)試階段，傳統(tǒng)的方法在設(shè)計(jì)FPGA的PCB板時(shí)，保留一定數(shù)量的FPGA管腳作為測(cè)試管腳。在調(diào)試的時(shí)候?qū)⒁獪y(cè)試的信號(hào)引到測(cè)試管腳，用邏輯分析儀觀察內(nèi)部信號(hào)。　　這種方法存在很多弊端：一是邏輯分析儀價(jià)格高昂，每個(gè)公司擁有的數(shù)量有限，在研發(fā)期間往往供不應(yīng)求，影響進(jìn)度;二是PCB布線后測(cè)試腳的數(shù)量就確定了，不能靈活地增加，當(dāng)測(cè)試腳不夠用時(shí)會(huì)影響測(cè)試，測(cè)試管腳太多又影響PCB布局布線。　　ChipScope Pro是ISE下
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FPGA設(shè)計(jì)開發(fā)軟件ISE使用技巧之：增量式設(shè)計(jì)（Incremental Design）技巧

　　6.6 增量式設(shè)計(jì)(Incremental Design)技巧　　本節(jié)將對(duì)ISE下增量式設(shè)計(jì)做一個(gè)全面的介紹。FPGA作為一種現(xiàn)場(chǎng)可編程邏輯器件，其現(xiàn)場(chǎng)可重編程特性能夠提高調(diào)試速度。每次硬件工程師可以很方便地改變?cè)O(shè)計(jì)，重新進(jìn)行綜合、實(shí)現(xiàn)、布局布線，并對(duì)整個(gè)設(shè)計(jì)重新編程。　　然而當(dāng)設(shè)計(jì)算法比較復(fù)雜時(shí)，每一次綜合、實(shí)現(xiàn)、布局布線需要花很長(zhǎng)的時(shí)間。即使僅僅改變?cè)O(shè)計(jì)中的一點(diǎn)，也會(huì)使綜合編譯的時(shí)間成倍增加。而且更為麻煩的是如果整個(gè)工程的運(yùn)行頻率很高，對(duì)時(shí)序的要求也很嚴(yán)格，這樣重新布線往往會(huì)造成整個(gè)時(shí)序錯(cuò)
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FPGA設(shè)計(jì)開發(fā)軟件ISE使用技巧之：編譯與仿真設(shè)計(jì)工程

　　6.5 編譯與仿真設(shè)計(jì)工程　　編寫代碼完成之后，一個(gè)很重要的工作就是驗(yàn)證代碼功能的正確性，這就需要對(duì)代碼進(jìn)行編譯與仿真。編譯主要是為了檢查代碼是否存在語(yǔ)法錯(cuò)誤，仿真主要為了驗(yàn)證代碼實(shí)現(xiàn)的功能是否正確。　　編譯和仿真設(shè)計(jì)工程在整個(gè)設(shè)計(jì)中占有很重要的地位。因?yàn)榇a功能不正確或代碼的編寫風(fēng)格不好對(duì)后期的設(shè)計(jì)會(huì)有很大的影響，所以需要花很多時(shí)間在設(shè)計(jì)工程的仿真上。　　在這一節(jié)中將通過一個(gè)具體的實(shí)例來介紹如何對(duì)編譯工程代碼以及如何使用ISE自帶的仿真工具ISE Simulator進(jìn)行仿真。　　1.
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FPGA設(shè)計(jì)開發(fā)軟件ISE使用技巧之：創(chuàng)建設(shè)計(jì)工程

　　6.4 創(chuàng)建設(shè)計(jì)工程　　本節(jié)將重點(diǎn)講述如何在ISE下創(chuàng)建一個(gè)新的工程。要完成一個(gè)設(shè)計(jì)，第一步要做的就是新建一個(gè)工程。具體創(chuàng)建一個(gè)工程有以下幾個(gè)步驟。　　(1)打開Project Navigator，啟動(dòng)ISE集成環(huán)境。　　ISE的啟動(dòng)請(qǐng)參見6.2節(jié)。　　(2)選擇“File”/“New Project”菜單項(xiàng)，啟動(dòng)新建工程對(duì)話框。　　會(huì)彈出如圖6.9的對(duì)話框。　　如圖6.9所示，新建工程時(shí)需要設(shè)置工程名稱和新建工程的路徑，還要設(shè)置
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FPGA設(shè)計(jì)開發(fā)軟件ISE使用技巧之：ISE軟件的設(shè)計(jì)流程

　　6.3 ISE軟件的設(shè)計(jì)流程　　Xilinx公司的ISE軟件是一套用以開發(fā)Xilinx公司的FPGA&CPLD的集成開發(fā)軟件，它提供給用戶一個(gè)從設(shè)計(jì)輸入到綜合、布線、仿真、下載的全套解決方案，并很方便地同其他EDA工具接口。　　其中，原理圖輸入用的是第三方軟件ECS;狀態(tài)圖輸入用的是StateCAD;HDL綜合可以使用Xilinx公司開發(fā)的XST、Synopsys公司開發(fā)的FPGA Express和Synplicity公司的Synplify/Synplify Pro等;測(cè)試激勵(lì)可以是圖
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