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基于FPGA的級(jí)聯(lián)H橋多電平變流器CPS-PWM觸發(fā)脈沖快速生成

提出一種基于現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)及不對(duì)稱(chēng)規(guī)則采樣的級(jí)聯(lián)H橋型變流器觸發(fā)脈沖的快速生成方法。詳細(xì)分析了基于不對(duì)稱(chēng)規(guī)則采樣的載波相移SPWM(CPS-SPWM)觸發(fā)脈沖的快速生成原理。重點(diǎn)介紹了基于FPGA的CPS-SPWM觸發(fā)脈沖快速生成的實(shí)現(xiàn)方法。理論分析和實(shí)驗(yàn)結(jié)果表明，在既沒(méi)有增加采樣頻率，又沒(méi)有增加計(jì)算量的情況下，相對(duì)基于對(duì)稱(chēng)規(guī)則采樣的CPS-SPWM脈沖生成方法，該方法具有較快的生成速度，并可廣泛應(yīng)用于DSTATCOM等高壓級(jí)聯(lián)H橋多電平變流器觸發(fā)脈沖的快速生成。
關(guān)鍵字：脈沖形成 CPS-SPWM技術(shù) FPGA

基于VHDL+FPGA的自動(dòng)售貨機(jī)控制模塊的設(shè)計(jì)與實(shí)現(xiàn)

EDA技術(shù)是以計(jì)算機(jī)為工具完成數(shù)字系統(tǒng)的邏輯綜合、布局布線和設(shè)計(jì)仿真等工作。電路設(shè)計(jì)者只需要完成對(duì)系統(tǒng)功能的描述，就可以由計(jì)算機(jī)軟件進(jìn)行系統(tǒng)處理，最后得到設(shè)計(jì)結(jié)果，并且修改設(shè)計(jì)方案如同修改軟件一樣方便。
關(guān)鍵字： VHDL EDA FPGA

數(shù)字基帶預(yù)失真系統(tǒng)中環(huán)路延遲估計(jì)的FPGA實(shí)現(xiàn)

基于FPGA芯片Stratix II EP2S60F672C4設(shè)計(jì)實(shí)現(xiàn)了數(shù)字基帶預(yù)失真系統(tǒng)中的環(huán)路延遲估計(jì)模塊。該模塊運(yùn)用了一種環(huán)路延遲估計(jì)新方法，易于FPGA實(shí)現(xiàn)。同時(shí)，在信號(hào)失真的情況下也能給出正確的估計(jì)結(jié)果。Modelsim SE 6.5c的時(shí)序仿真結(jié)果和SignalTaps II的硬件調(diào)試結(jié)果驗(yàn)證了模塊的有效性。
關(guān)鍵字：數(shù)字基帶預(yù)失真系統(tǒng) 環(huán)路延遲估計(jì) FPGA

基于FPGA的FOR循環(huán)并行CRC流水線算法

通過(guò)研究通用串行循環(huán)冗余校驗(yàn)(CRC)編碼技術(shù)并在此基礎(chǔ)上,利用等式代換或矩陣變換等方法推導(dǎo)出通用并行CRC編碼電路結(jié)構(gòu)。根據(jù)傳統(tǒng)的并行CRC編碼方法,發(fā)現(xiàn)在高速數(shù)據(jù)傳輸校驗(yàn)中,需要大量的人為計(jì)算量,由于計(jì)算量大,容易產(chǎn)生一些計(jì)算錯(cuò)誤。于是在傳統(tǒng)的串行CRC編碼的思想基礎(chǔ)上,利用FOR循環(huán)語(yǔ)句與流水線技術(shù)相結(jié)合,提出基于FPGA的FOR循環(huán)并行CRC流水線算法。
關(guān)鍵字：循環(huán)冗余校驗(yàn) 流水線技術(shù) FPGA

基于單片SRAM和FPGA的紅外圖像顯示的設(shè)計(jì)及實(shí)現(xiàn)

介紹一種采用單片SRAM和FPGA實(shí)現(xiàn)紅外圖像顯示的新方案，并對(duì)顯示系統(tǒng)結(jié)構(gòu)、FPGA各功能模塊設(shè)計(jì)、SRAM的讀/寫(xiě)時(shí)序設(shè)計(jì)進(jìn)行了詳細(xì)論述。該圖像顯示方案可用于紅外圖像處理系統(tǒng)的硬件調(diào)試和紅外圖像處理效果觀測(cè)。
關(guān)鍵字：紅外圖像顯示 SRAM FPGA

基于FPGA的VHDL語(yǔ)言電路優(yōu)化設(shè)計(jì)

在VHDL語(yǔ)言電路優(yōu)化設(shè)計(jì)當(dāng)中，優(yōu)化問(wèn)題主要包括面積優(yōu)化和速度優(yōu)化。面積優(yōu)化是指CPLD／FPGA的資源利用率優(yōu)化，即用盡可能少的片內(nèi)資源實(shí)現(xiàn)更多電路功能；速度優(yōu)化是指設(shè)計(jì)系統(tǒng)滿足一定的速度要求。
關(guān)鍵字：電路優(yōu)化設(shè)計(jì) VHDL FPGA

用Zynq-7000 EPP實(shí)現(xiàn)端到端廣播

在今年舉辦的美國(guó)國(guó)廣播電視設(shè)備展上亮相的數(shù)項(xiàng)創(chuàng)新中，BBC RD新開(kāi)發(fā)的Stagebox可以安裝到攝像機(jī)的背面，將有效傳輸距離從數(shù)百米延長(zhǎng)到互聯(lián)網(wǎng)協(xié)議數(shù)據(jù)包能抵達(dá)的幾乎任何一個(gè)地方。在近期涌現(xiàn)的利用 FPGA與生俱來(lái)的可編程功能提供更多功能和適應(yīng)性，實(shí)現(xiàn)協(xié)議和標(biāo)準(zhǔn)的對(duì)接的開(kāi)創(chuàng)性設(shè)備中，Stagebox是最新一員。
關(guān)鍵字： Zynq-7000 端到端廣播 FPGA

基于FPGA的雷達(dá)回波實(shí)時(shí)模擬器的實(shí)現(xiàn)

提出了一種基于FPGA的雷達(dá)回波實(shí)時(shí)模擬器的實(shí)現(xiàn)方法。該模擬器采用cPCI標(biāo)準(zhǔn)總線，以FPGA為核心計(jì)算單元，配有高速數(shù)模、模數(shù)轉(zhuǎn)換模塊，可實(shí)現(xiàn)雷達(dá)回波信號(hào)實(shí)時(shí)在線注入模擬。該模擬器可實(shí)現(xiàn)多種體制下復(fù)雜回波的模擬，具有很好的工程應(yīng)用價(jià)值。
關(guān)鍵字：雷達(dá)回波實(shí)時(shí)模擬器并行處理 FPGA

基于動(dòng)態(tài)重構(gòu)技術(shù)和GSM通信的FPGA動(dòng)態(tài)配置

提出了一種FPGA遠(yuǎn)程動(dòng)態(tài)重構(gòu)的方法，結(jié)合FPGA動(dòng)態(tài)重構(gòu)技術(shù)和GSM通信技術(shù)來(lái)實(shí)現(xiàn)。利用GSM技術(shù)實(shí)現(xiàn)配置數(shù)據(jù)的無(wú)線傳輸，在單片機(jī)控制下將數(shù)據(jù)存儲(chǔ)于CF卡中。在內(nèi)嵌硬核微處理器PowerPC405控制下，F(xiàn)PGA通過(guò)內(nèi)部配置存取端口讀取CF卡中新的配置數(shù)據(jù)，對(duì)可重構(gòu)區(qū)進(jìn)行配置以實(shí)現(xiàn)新的功能。
關(guān)鍵字：配置 GSM FPGA

基于FPGA的虛擬邏輯分析儀設(shè)計(jì)與實(shí)現(xiàn)

闡述了一種基于FPGA的虛擬邏輯分析儀的設(shè)計(jì)，采用高性能的FPGA器件，再利用PC機(jī)的強(qiáng)大處理功能，配合LabVIEW圖形化語(yǔ)言開(kāi)發(fā)實(shí)現(xiàn)。由于虛擬邏輯分析儀的部分硬件功能軟件化，使硬件電路大為簡(jiǎn)化，提高了可靠性，同時(shí)降低了成本，具有一定的教學(xué)和科研價(jià)值。
關(guān)鍵字：邏輯分析儀 LabVIEW FPGA

基于ARMFPGA的高速同步數(shù)據(jù)采集方案

大多數(shù)的勘探、觀測(cè)工作都是在嚴(yán)苛的環(huán)境中進(jìn)行的，對(duì)數(shù)據(jù)的準(zhǔn)確性、實(shí)時(shí)性都有著較高的要求，并且大多情況下要求多參數(shù)同步測(cè)量。北京恒頤針對(duì)勘探、測(cè)控等行業(yè)的特點(diǎn)，推出了基于ARM+FPGA的低功耗、高速率
關(guān)鍵字：數(shù)據(jù)采集 ARM FPGA

基于FPGA的數(shù)字下變頻的工作理念分析

　近年來(lái)，軟件無(wú)線電已經(jīng)成為通信領(lǐng)域一個(gè)新的發(fā)展方向，數(shù)字下變頻技術(shù)(Digital Down Converter-DDC)是軟件無(wú)線電的核心技術(shù)之一，也是計(jì)算量最大的部分?；贔PGA的DDC設(shè)計(jì)一
關(guān)鍵字： DSP DDC FPGA 濾波器

基于FPGA流水線分布式算法的FIR濾波器的實(shí)現(xiàn)

提出了一種采用現(xiàn)場(chǎng)可編程門(mén)陣列器件(FPGA)并利用窗函數(shù)法實(shí)現(xiàn)線性FIR數(shù)字濾波器的設(shè)計(jì)方案，并以一個(gè)十六階低通FIR數(shù)字濾波器電路的實(shí)現(xiàn)為例說(shuō)明了利用Xilinx公司的Virtex-E系列芯片的設(shè)計(jì)過(guò)程。
關(guān)鍵字： FIR濾波器窗函數(shù) FPGA

基于FPGA的TD-LTE系統(tǒng)上行同步的實(shí)現(xiàn)

基于最大似然 (ML)估計(jì)算法，改進(jìn)并利用FPGA實(shí)現(xiàn)了一種適用于TD-LTE系統(tǒng)的上行同步算法。主要介紹了如何利用FPGA實(shí)現(xiàn)ML算法。并以Virtex-5芯片為硬件平臺(tái)，進(jìn)行了仿真、綜合、板級(jí)驗(yàn)證、聯(lián)機(jī)驗(yàn)證等工作。結(jié)果表明，該同步算法應(yīng)用到TD-LTE系統(tǒng)具有良好的穩(wěn)定性和可行性。
關(guān)鍵字： TD-LTE Virtex-5 FPGA

基于FPGA的以太網(wǎng)音頻廣播系統(tǒng)，軟硬件協(xié)同

傳統(tǒng)的廣播系統(tǒng)從傳送音頻信號(hào)到廣播點(diǎn)，都須鋪設(shè)專(zhuān)門(mén)的線路且傳送的事模擬音頻信號(hào)，模擬音頻信號(hào)抗干擾能力弱，長(zhǎng)距離的信號(hào)傳輸勢(shì)必造成信號(hào)的衰減，很難保證聲音質(zhì)量。同時(shí)為了對(duì)廣播的方式進(jìn)行控制，控制信號(hào)必須通過(guò)另外的控制線來(lái)傳送，布線復(fù)雜，成本高，施工及維修困難。
關(guān)鍵字：以太網(wǎng) 音頻廣播系統(tǒng) FPGA 實(shí)時(shí)UDP傳輸

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fpga介紹

FPGA是英文Field－Programmable Gate Array的縮寫(xiě)，即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。 FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可 [ 查看詳細(xì) ]