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FPGA設(shè)計開發(fā)軟件Quartus II的使用技巧之：Quartus II軟件基礎(chǔ)介紹
- Quartus II設(shè)計軟件是Altera提供的完整的多平臺設(shè)計環(huán)境，能夠直接滿足特定設(shè)計需要，為可編程芯片系統(tǒng)（SOPC）提供全面的設(shè)計環(huán)境。Quartus II軟件含有FPGA和CPLD設(shè)計所有階段的解決方案。
- 關(guān)鍵字： QuartusII Max+PlusII FPGA
硬件描述語言Verilog HDL設(shè)計進(jìn)階之：使用函數(shù)實(shí)現(xiàn)簡單的處理器
- 本實(shí)例使用Verilog HDL設(shè)計一個簡單8位處理器，可以實(shí)現(xiàn)兩個8位操作數(shù)的4種操作。在設(shè)計過程中，使用了函數(shù)調(diào)用的設(shè)計方法。
- 關(guān)鍵字： VerilogHDL 函數(shù) 處理器 FPGA
硬件描述語言Verilog HDL設(shè)計進(jìn)階之：自動轉(zhuǎn)換量程頻率計控制器
- 本實(shí)例使用Verilog HDL設(shè)計一個可自動轉(zhuǎn)換量程的頻率計控制器。在設(shè)計過程中，使用了狀態(tài)機(jī)的設(shè)計方法，讀者可根據(jù)綜合實(shí)例6的流程將本實(shí)例的語言設(shè)計模塊添加到自己的工程中。
- 關(guān)鍵字： VerilogHDL 頻率計控制器 FPGA
硬件描述語言Verilog HDL設(shè)計進(jìn)階之： 典型實(shí)例-狀態(tài)機(jī)應(yīng)用
- 狀態(tài)機(jī)設(shè)計是HDL設(shè)計里面的精華，幾乎所有的設(shè)計里面都或多或少地使用了狀態(tài)機(jī)的思想。狀態(tài)機(jī)，顧名思義，就是一系列狀態(tài)組成的一個循環(huán)機(jī)制，這樣的結(jié)構(gòu)使得編程人員能夠更好地使用HDL語言，同時具有特定風(fēng)格的狀態(tài)機(jī)也能提高程序的可讀性和調(diào)試性。
- 關(guān)鍵字： VerilogHDL 狀態(tài)機(jī) FPGA
硬件描述語言Verilog HDL設(shè)計進(jìn)階之： 邏輯綜合的原則以及可綜合的代碼設(shè)計風(fēng)格
- 用always塊設(shè)計純組合邏輯電路時，在生成組合邏輯的always塊中，參與賦值的所有信號都必須有明確的值，即在賦值表達(dá)式右端參與賦值的信號都必需在always @(敏感電平列表)中列出。
- 關(guān)鍵字： VerilogHDL 邏輯綜合 FPGA
Verilog HDL基礎(chǔ)之：實(shí)例5 交通燈控制器
- 本實(shí)例通過Verilog HDL語言設(shè)計一個簡易的交通等控制器，實(shí)現(xiàn)一個具有兩個方向、共8個燈并具有時間倒計時功能的交通燈功能。
- 關(guān)鍵字： VerilogHDL 華清遠(yuǎn)見 FPGA 交通燈控制器
FPGA最小系統(tǒng)之：實(shí)例1 在Altera的FPGA開發(fā)板上運(yùn)行第一個FPGA程序
- 本節(jié)旨在通過給定的工程實(shí)例——“蜂鳴器播放梁祝音樂”來熟悉Altera Quartus II軟件的基本操作、設(shè)計、編譯及仿真流程。同時使用基于Altera FPGA的開發(fā)板將該實(shí)例進(jìn)行下載驗(yàn)證，完成工程設(shè)計的硬件實(shí)現(xiàn)，熟悉Altera FPGA開發(fā)板的使用及配置方式。
- 關(guān)鍵字： Cyclone Altera FPGA QuartusII FPGA最小系統(tǒng)
FPGA最小系統(tǒng)之：硬件系統(tǒng)的調(diào)試方法
- 隨著FPGA芯片的密度和性能不斷提高，調(diào)試的復(fù)雜程度也越來越高。BGA封裝的大量使用更增加了板子調(diào)試的難度。所以在調(diào)試FPGA電路時要遵循一定的原則和技巧，才能減少調(diào)試時間，避免誤操作損壞電路。
- 關(guān)鍵字： BGA封裝 ASRAM FPGA QuartusII FPGA最小系統(tǒng)
FPGA最小系統(tǒng)之：硬件系統(tǒng)的設(shè)計技巧
- FPGA的硬件設(shè)計不同于DSP和ARM系統(tǒng)，比較靈活和自由。只要設(shè)計好專用管腳的電路，通用I/O的連接可以自己定義。因此，F(xiàn)PGA的電路設(shè)計中會有一些特殊的技巧可以參考。
- 關(guān)鍵字： EP1C6Q240 Altera EP1C12Q240 FPGA SDRAM FPGA最小系統(tǒng)
基于FPGA的數(shù)字化變電站計量儀表研究與設(shè)計
- 提出一種基于IEC61850和SoPC的數(shù)字化變電站計量儀表設(shè)計方案。在DE2—70開發(fā)板的基礎(chǔ)上，首先依據(jù)IEC61850標(biāo)準(zhǔn)對數(shù)字化變電站計量儀表進(jìn)行了總體設(shè)計；其次對基于FPGA的電量參數(shù)算法進(jìn)行了研究；最后完成了光纖通信電路、快速以太網(wǎng)接口電路、雙軟核SoPC系統(tǒng)等硬件電路的設(shè)計?；贔PGA的數(shù)字化變電站計量儀表設(shè)計方案具有設(shè)計
- 關(guān)鍵字： 數(shù)字化變電站 SOPC FPGA
基于FPGA的生物電阻抗成像系統(tǒng)設(shè)計
- 根據(jù)電阻抗斷層成像技術(shù)要求，設(shè)計了以Spartan3E系列XC3S500E FPGA為核心的16電極生物電阻抗成像系統(tǒng)，系統(tǒng)嵌入8 bit微處理器PicoBlaze實(shí)現(xiàn)邏輯控制并產(chǎn)生激勵信號實(shí)現(xiàn)高速A/D采集及實(shí)現(xiàn)數(shù)字解調(diào)，通過RS232將采集數(shù)據(jù)傳輸?shù)絇C機(jī)，重建人體內(nèi)部的電阻率分布或其變化圖像。為廣泛應(yīng)用研究電阻抗斷層成像技術(shù)提供一種
- 關(guān)鍵字： Spartan3E 生物電阻抗成像系統(tǒng) FPGA
FPGA的雙緩沖模式PCI Express總線設(shè)計
- 介紹了軟件無線電平臺中基于FPGA的雙緩沖模式PCI Express（PCIE）總線的設(shè)計與實(shí)現(xiàn)。設(shè)計了基于Xilinx Virtex6 FPGA的通用軟件無線電平臺，開發(fā)了基于Linux系統(tǒng)的驅(qū)動程序和PCIE硬核的DMA控制器。雙緩沖提高了數(shù)據(jù)傳輸速度，節(jié)約了硬件資源。測試結(jié)果顯示，該系統(tǒng)工作穩(wěn)定可靠，讀寫速度可達(dá)402 MB/s。
- 關(guān)鍵字： PCIExpress總線 雙緩沖模式 FPGA
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