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基于FPGA和硬件描述語言Verilog的液晶顯示控制器的設(shè)計

基于FPGA和硬件描述語言Verilog的液晶顯示控制器的設(shè)計,本設(shè)計是一種基于FPGA(現(xiàn)場可編程門陣列)的液晶顯示控制器。與集成電路控制器相比，F(xiàn)PGA更加靈活，可以針對小同的液晶顯示模塊更改時序信號和顯示數(shù)據(jù)。FPGA的集成度、復雜度和面積優(yōu)勢使得其日益成為一種頗具吸引力
關(guān)鍵字：液晶顯示控制器設(shè)計 Verilog 語言 FPGA 硬件描述基于

藍牙HCI-UART主控制接口的FPGA設(shè)計與實現(xiàn)

摘要：藍牙技術(shù)作為一種短距離的無線通信技術(shù),具有巨大的發(fā)展?jié)摿?本文意從HCI層進行藍牙技術(shù)的應用開發(fā)...
關(guān)鍵字：藍牙 HCI-UART FPGA Verilog 通信

FPGA控制DM9000A進行以太網(wǎng)數(shù)據(jù)收發(fā)的Verilog實現(xiàn)

本文為實現(xiàn)高速數(shù)據(jù)的實時遠程傳輸處理,提出了采用FPGA直接控制DM9000A進行以太網(wǎng)數(shù)據(jù)收發(fā)的設(shè)計思路，實現(xiàn)了一種低成本、低功耗和高速率的網(wǎng)絡(luò)傳輸功能，最高傳輸速率可達100Mbps。

DM9000A簡介
關(guān)鍵字： Verilog 9000A FPGA 9000

基于Verilog HDL的UART模塊設(shè)計與仿真

摘要：通用異步收發(fā)器UART常用于微機和外設(shè)之間的數(shù)據(jù)交換，針對UART的特點，提出了一種基于Ver4log HDL的UART設(shè)計方法。采用自頂向下的設(shè)計路線，結(jié)合狀態(tài)機的描述形式，使用硬件描述語言設(shè)計UART的頂層模塊及各個子
關(guān)鍵字： Verilog UART HDL 模塊設(shè)計

好用的Verilog串口UART程序

好用的Verilog串口UART程序,==========================================================================
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// Design Name : uart
// File Name : uart.v
// Function : S
關(guān)鍵字：程序 UART 串口 Verilog

怎樣實現(xiàn)Verilog模擬PS2協(xié)議

怎樣實現(xiàn)Verilog模擬PS2協(xié)議,PS2協(xié)議讀鍵盤值相當簡單嘛，比模擬SPI、I2C簡單多了...下面介紹一下具體過程.1.明確接線關(guān)系，只需接4根線，VCC要+5V，3.3我測試過不能用，時鐘和數(shù)據(jù)線要用bidir雙向口線，F(xiàn)PGA可以不用外接上拉電阻。另外，USB鍵盤
關(guān)鍵字： PS2 協(xié)議模擬 Verilog 實現(xiàn) 怎樣

verilog PS2鍵盤解碼程序

之前探討過PS/2鍵盤編解碼以及數(shù)據(jù)傳輸協(xié)議，這次自己動手實現(xiàn)了利用FPGA接收鍵盤編碼，然后通過串口傳輸?shù)絇C。做的比較簡單，只是通過FPGA把大寫字母A-Z轉(zhuǎn)換成相應的ASCII碼，只要字母按鍵被按下，就能在串口調(diào)試助
關(guān)鍵字：程序解碼鍵盤 PS2 verilog

高速DSP—TMS320LF2407串行外設(shè)接口設(shè)計

關(guān)鍵字：同步串口 Verilog 數(shù)字信號處理

基于Verilog的順序狀態(tài)邏輯FSM的設(shè)計與仿真

基于Verilog的順序狀態(tài)邏輯FSM的設(shè)計與仿真,　硬件描述語言Verilog為數(shù)字系統(tǒng)設(shè)計人員提供了一種在廣泛抽象層次上描述數(shù)字系統(tǒng)的方式，同時，為計算機輔助設(shè)計工具在工程設(shè)計中的應用提供了方法。該語言支持早期的行為結(jié)構(gòu)設(shè)計的概念，以及其后層次化結(jié)構(gòu)設(shè)計的
關(guān)鍵字： FSM 設(shè)計仿真邏輯狀態(tài) Verilog 順序基于

H.264／AVC中量化的Verilog實現(xiàn)

介紹了H.264的量化算法，并用Modelsim進行了仿真，結(jié)果與理論完全一致。分析了在FPGA開發(fā)板上的資源的消耗。由此可知，完全可以用FPGA實現(xiàn)H.264的量化。
關(guān)鍵字： Verilog 264 AVC

基于FPGA和DDS的信號源設(shè)計

基于FPGA和DDS的信號源設(shè)計,1 引言
直接數(shù)字頻率合成DDS(Direct Digital Synthesizer)是基于奈奎斯特抽樣定理理論和現(xiàn)代器件生產(chǎn)技術(shù)發(fā)展的一種新的頻率合成技術(shù)。與第二代基于鎖相環(huán)頻率合成技術(shù)相比，DDS具有頻率切換時間短、頻率分辨率
關(guān)鍵字：設(shè)計信號源 DDS FPGA 基于 FPGA，DDS，Verilog HDL

H.264/AVC中量化的Verilog方法介紹及實現(xiàn)

0引言H.264作為新一代的視頻壓縮標準，是由ITU-T的視頻編碼專家組和ISO／IEC的MPEG(運動圖像編碼...
關(guān)鍵字： H.264 AVC Verilog 可編程邏輯

ChipDesign ISE 11 設(shè)計工具視點

　　作為一個負責FPGA 企業(yè)市場營銷團隊工作的人，我不得不說，由于在工藝技術(shù)方面的顯著成就以及硅芯片設(shè)計領(lǐng)域的獨創(chuàng)性，F(xiàn)PGA 正不斷實現(xiàn)其支持片上系統(tǒng)設(shè)計的承諾。隨著每一代新產(chǎn)品的推出，F(xiàn)PGA 在系統(tǒng)中具有越來來越多的功能，可作為協(xié)處理器、DSP 引擎以及通信平臺等，在某些應用領(lǐng)域甚至還可用作完整的片上系統(tǒng)。　　因此，在摩爾定律的作用下，F(xiàn)PGA 產(chǎn)業(yè)的門數(shù)量不斷增加，性能與專門功能逐漸加強，使得 FPGA 在電子系統(tǒng)領(lǐng)域能夠取代此前只有 ASIC 和 ASSP 才能發(fā)揮的作用。不過，說到底，F(xiàn)
關(guān)鍵字： xilinx FPGA VHDL Verilog

Altium加快其軟件更新步伐

　　Altium繼續(xù)在其下一代電子產(chǎn)品設(shè)計軟件Altium Designer中提供新功能，幫助電子產(chǎn)品設(shè)計人員站在新科技和潮流的最前沿。　　Altium公司首席執(zhí)行官Nick Martin表示：“我們認為，讓用戶等待每隔數(shù)年才更新一次版本的產(chǎn)業(yè)模型已經(jīng)完全不符合當前的需求。” 　　此次最重要的新特性是基于網(wǎng)絡(luò)的軟件許可證管理和訪問選項。它使電子產(chǎn)品設(shè)計人員能夠有效地管理設(shè)計團隊、工作量及項目。　　Altium Designer中的其他新特性包括針對板卡級設(shè)計人員的定制FP
關(guān)鍵字： Altium 電子產(chǎn)品設(shè)計 FPGA HDL

基于Verilog HDL的DDS設(shè)計與仿真

直接數(shù)字頻率合成技術(shù)(Direct Digital Synthesize，DDS)是繼直接頻率合成技術(shù)和鎖相式頻率合成技術(shù)之后的第三代頻率合成技術(shù)。它采用全數(shù)字技術(shù)，并從相位角度出發(fā)進行頻率合成。隨著微電子技術(shù)和數(shù)字集成電路的飛速
關(guān)鍵字： Verilog HDL DDS 仿真

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verilog hdl介紹

Verilog HDL是一種硬件描述語言（HDL:Hardware Discription Language），是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。　　Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語言，都是在20世紀80年代中期開發(fā)出來的。前者由Gateway Design Aut [ 查看詳細 ]