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基于FPGA和硬件描述語(yǔ)言Verilog的液晶顯示控制器的設(shè)計(jì)

基于FPGA和硬件描述語(yǔ)言Verilog的液晶顯示控制器的設(shè)計(jì),本設(shè)計(jì)是一種基于FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)的液晶顯示控制器。與集成電路控制器相比，F(xiàn)PGA更加靈活，可以針對(duì)小同的液晶顯示模塊更改時(shí)序信號(hào)和顯示數(shù)據(jù)。FPGA的集成度、復(fù)雜度和面積優(yōu)勢(shì)使得其日益成為一種頗具吸引力
關(guān)鍵字：液晶顯示控制器設(shè)計(jì) Verilog 語(yǔ)言 FPGA 硬件描述基于

藍(lán)牙HCI-UART主控制接口的FPGA設(shè)計(jì)與實(shí)現(xiàn)

摘要：藍(lán)牙技術(shù)作為一種短距離的無(wú)線通信技術(shù),具有巨大的發(fā)展?jié)摿?本文意從HCI層進(jìn)行藍(lán)牙技術(shù)的應(yīng)用開(kāi)發(fā)...
關(guān)鍵字：藍(lán)牙 HCI-UART FPGA Verilog 通信

FPGA控制DM9000A進(jìn)行以太網(wǎng)數(shù)據(jù)收發(fā)的Verilog實(shí)現(xiàn)

本文為實(shí)現(xiàn)高速數(shù)據(jù)的實(shí)時(shí)遠(yuǎn)程傳輸處理,提出了采用FPGA直接控制DM9000A進(jìn)行以太網(wǎng)數(shù)據(jù)收發(fā)的設(shè)計(jì)思路，實(shí)現(xiàn)了一種低成本、低功耗和高速率的網(wǎng)絡(luò)傳輸功能，最高傳輸速率可達(dá)100Mbps。

DM9000A簡(jiǎn)介
關(guān)鍵字： Verilog 9000A FPGA 9000

基于Verilog HDL的UART模塊設(shè)計(jì)與仿真

摘要：通用異步收發(fā)器UART常用于微機(jī)和外設(shè)之間的數(shù)據(jù)交換，針對(duì)UART的特點(diǎn)，提出了一種基于Ver4log HDL的UART設(shè)計(jì)方法。采用自頂向下的設(shè)計(jì)路線，結(jié)合狀態(tài)機(jī)的描述形式，使用硬件描述語(yǔ)言設(shè)計(jì)UART的頂層模塊及各個(gè)子
關(guān)鍵字： Verilog UART HDL 模塊設(shè)計(jì)

好用的Verilog串口UART程序

好用的Verilog串口UART程序,==========================================================================
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// Design Name : uart
// File Name : uart.v
// Function : S
關(guān)鍵字：程序 UART 串口 Verilog

怎樣實(shí)現(xiàn)Verilog模擬PS2協(xié)議

怎樣實(shí)現(xiàn)Verilog模擬PS2協(xié)議,PS2協(xié)議讀鍵盤(pán)值相當(dāng)簡(jiǎn)單嘛，比模擬SPI、I2C簡(jiǎn)單多了...下面介紹一下具體過(guò)程.1.明確接線關(guān)系，只需接4根線，VCC要+5V，3.3我測(cè)試過(guò)不能用，時(shí)鐘和數(shù)據(jù)線要用bidir雙向口線，F(xiàn)PGA可以不用外接上拉電阻。另外，USB鍵盤(pán)
關(guān)鍵字： PS2 協(xié)議模擬 Verilog 實(shí)現(xiàn) 怎樣

verilog PS2鍵盤(pán)解碼程序

之前探討過(guò)PS/2鍵盤(pán)編解碼以及數(shù)據(jù)傳輸協(xié)議，這次自己動(dòng)手實(shí)現(xiàn)了利用FPGA接收鍵盤(pán)編碼，然后通過(guò)串口傳輸?shù)絇C。做的比較簡(jiǎn)單，只是通過(guò)FPGA把大寫(xiě)字母A-Z轉(zhuǎn)換成相應(yīng)的ASCII碼，只要字母按鍵被按下，就能在串口調(diào)試助
關(guān)鍵字：程序解碼鍵盤(pán) PS2 verilog

高速DSP—TMS320LF2407串行外設(shè)接口設(shè)計(jì)

關(guān)鍵字：同步串口 Verilog 數(shù)字信號(hào)處理

基于Verilog的順序狀態(tài)邏輯FSM的設(shè)計(jì)與仿真

基于Verilog的順序狀態(tài)邏輯FSM的設(shè)計(jì)與仿真,　硬件描述語(yǔ)言Verilog為數(shù)字系統(tǒng)設(shè)計(jì)人員提供了一種在廣泛抽象層次上描述數(shù)字系統(tǒng)的方式，同時(shí)，為計(jì)算機(jī)輔助設(shè)計(jì)工具在工程設(shè)計(jì)中的應(yīng)用提供了方法。該語(yǔ)言支持早期的行為結(jié)構(gòu)設(shè)計(jì)的概念，以及其后層次化結(jié)構(gòu)設(shè)計(jì)的
關(guān)鍵字： FSM 設(shè)計(jì) 仿真邏輯狀態(tài) Verilog 順序基于

H.264／AVC中量化的Verilog實(shí)現(xiàn)

介紹了H.264的量化算法，并用Modelsim進(jìn)行了仿真，結(jié)果與理論完全一致。分析了在FPGA開(kāi)發(fā)板上的資源的消耗。由此可知，完全可以用FPGA實(shí)現(xiàn)H.264的量化。
關(guān)鍵字： Verilog 264 AVC

基于FPGA和DDS的信號(hào)源設(shè)計(jì)

基于FPGA和DDS的信號(hào)源設(shè)計(jì),1 引言
直接數(shù)字頻率合成DDS(Direct Digital Synthesizer)是基于奈奎斯特抽樣定理理論和現(xiàn)代器件生產(chǎn)技術(shù)發(fā)展的一種新的頻率合成技術(shù)。與第二代基于鎖相環(huán)頻率合成技術(shù)相比，DDS具有頻率切換時(shí)間短、頻率分辨率
關(guān)鍵字：設(shè)計(jì) 信號(hào)源 DDS FPGA 基于 FPGA，DDS，Verilog HDL

H.264/AVC中量化的Verilog方法介紹及實(shí)現(xiàn)

0引言H.264作為新一代的視頻壓縮標(biāo)準(zhǔn)，是由ITU-T的視頻編碼專家組和ISO／IEC的MPEG(運(yùn)動(dòng)圖像編碼...
關(guān)鍵字： H.264 AVC Verilog 可編程邏輯

ChipDesign ISE 11 設(shè)計(jì)工具視點(diǎn)

　　作為一個(gè)負(fù)責(zé)FPGA 企業(yè)市場(chǎng)營(yíng)銷團(tuán)隊(duì)工作的人，我不得不說(shuō)，由于在工藝技術(shù)方面的顯著成就以及硅芯片設(shè)計(jì)領(lǐng)域的獨(dú)創(chuàng)性，F(xiàn)PGA 正不斷實(shí)現(xiàn)其支持片上系統(tǒng)設(shè)計(jì)的承諾。隨著每一代新產(chǎn)品的推出，F(xiàn)PGA 在系統(tǒng)中具有越來(lái)來(lái)越多的功能，可作為協(xié)處理器、DSP 引擎以及通信平臺(tái)等，在某些應(yīng)用領(lǐng)域甚至還可用作完整的片上系統(tǒng)。　　因此，在摩爾定律的作用下，F(xiàn)PGA 產(chǎn)業(yè)的門(mén)數(shù)量不斷增加，性能與專門(mén)功能逐漸加強(qiáng)，使得 FPGA 在電子系統(tǒng)領(lǐng)域能夠取代此前只有 ASIC 和 ASSP 才能發(fā)揮的作用。不過(guò)，說(shuō)到底，F(xiàn)
關(guān)鍵字： xilinx FPGA VHDL Verilog

Altium加快其軟件更新步伐

　　Altium繼續(xù)在其下一代電子產(chǎn)品設(shè)計(jì)軟件Altium Designer中提供新功能，幫助電子產(chǎn)品設(shè)計(jì)人員站在新科技和潮流的最前沿。　　Altium公司首席執(zhí)行官Nick Martin表示：“我們認(rèn)為，讓用戶等待每隔數(shù)年才更新一次版本的產(chǎn)業(yè)模型已經(jīng)完全不符合當(dāng)前的需求。” 　　此次最重要的新特性是基于網(wǎng)絡(luò)的軟件許可證管理和訪問(wèn)選項(xiàng)。它使電子產(chǎn)品設(shè)計(jì)人員能夠有效地管理設(shè)計(jì)團(tuán)隊(duì)、工作量及項(xiàng)目。　　Altium Designer中的其他新特性包括針對(duì)板卡級(jí)設(shè)計(jì)人員的定制FP
關(guān)鍵字： Altium 電子產(chǎn)品設(shè)計(jì) FPGA HDL

基于Verilog HDL的DDS設(shè)計(jì)與仿真

直接數(shù)字頻率合成技術(shù)(Direct Digital Synthesize，DDS)是繼直接頻率合成技術(shù)和鎖相式頻率合成技術(shù)之后的第三代頻率合成技術(shù)。它采用全數(shù)字技術(shù)，并從相位角度出發(fā)進(jìn)行頻率合成。隨著微電子技術(shù)和數(shù)字集成電路的飛速
關(guān)鍵字： Verilog HDL DDS 仿真

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verilog hdl介紹

Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Discription Language），是一種以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。　　Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語(yǔ)言，都是在20世紀(jì)80年代中期開(kāi)發(fā)出來(lái)的。前者由Gateway Design Aut [ 查看詳細(xì) ]