verilog hdl 文章進(jìn)入verilog hdl技術(shù)社區(qū)

基于ModelSim的使用說明、技術(shù)文獻(xiàn)、應(yīng)用實(shí)例匯總

　　Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護(hù)IP核，個性化的圖形界面和用戶接口，為用戶加快調(diào)錯提供強(qiáng)有力的手段，是FPGA/ASIC設(shè)計(jì)的首選仿真軟件。　　淺析基于Modelsim FLI接口的協(xié)同仿真　　介紹了如何利用modelsim提供的FLI(Foreign Langu
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不同的verilog代碼風(fēng)格看RTL視圖之三

　　我們來做一個4選一的Mux的實(shí)驗(yàn)，首先是利用if…else語句來做，如下。　　(由輸入xsel來選擇輸出的路數(shù)xin0,xin1,xin2,xin3其一，輸出yout) 　　Ex3: 　　input clk; 　　input xin0,xin1,xin2,xin3; 　　input[1:0] xsel; 　　output yout; 　　reg youtr; 　　always @ (posedge clk) 　　if(xsel == 2'b00) youtr <
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不同的verilog代碼風(fēng)格看RTL視圖之二

　　這次要說明的一個問題是我在做一個480*320液晶驅(qū)動的過程中遇到的，先看一個簡單的對比，然后再討論不遲。　　這個程序是在我的液晶驅(qū)動設(shè)計(jì)中提取出來的。假設(shè)是x_cnt不斷的增加，8bit的x_cnt加一個周期回到0后，y_cnt加1，如此循環(huán)，本意是要讓下面的dout信號只有在x_cnt>=5 & y_cnt=0或者x_cnt<= 4,y_cnt=1這個區(qū)間內(nèi)為1，其它時刻內(nèi)為0。一般而言會有如下兩種描述，前者是時序邏輯，后者是組合邏輯。當(dāng)然除了下面兩種編碼風(fēng)格外，還可以有很
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零基礎(chǔ)學(xué)FPGA（十）初入江湖之i2c通信

　　相信學(xué)過單片機(jī)的同學(xué)對I2C總線都不陌生吧，今天我們來學(xué)習(xí)怎么用verilog語言來實(shí)現(xiàn)它，并在FPGA學(xué)習(xí)版上顯示。　　i2c總線在近年來微電子通信控制領(lǐng)域廣泛采用的一種新型的總線標(biāo)準(zhǔn)，他是同步通信的一種特殊方式，具有接口少，控制簡單，器件封裝形式小，通信速率高等優(yōu)點(diǎn)。在主從通信中，可以有多個i2c總線器件同時接到i2c總線上，所有與i2c兼容的器件都有標(biāo)準(zhǔn)的接口，通過地址來識別通信對象，使他們可以經(jīng)由i2c總線互相直接通信。　　i2c總線由兩條線控制，一條時鐘線SCL，一條數(shù)據(jù)線SDA，這
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【從零開始走進(jìn)FPGA】路在何方——Verilog快速入門

　　一、關(guān)于HDL 　　1. HDL簡介　　HDL ： Hardware Discription Language 硬件描述語言，即描述FPGA/CPLD內(nèi)部邏輯門的工作狀態(tài)，來實(shí)現(xiàn)一定電路。　　隨著EDA技術(shù)的發(fā)展，使用硬件語言設(shè)計(jì)PLD/FPGA成為一種趨勢。目前硬件描述語言有VHDL、Verilog、Superlog、System C、Cynlib C++、C Level等。各種語言有各種優(yōu)勢，根據(jù)業(yè)界應(yīng)用而定。　　2. VHDL和Verilog區(qū)別　　在業(yè)界，VHDL和Veri
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不同的verilog代碼風(fēng)格看RTL視圖之一

　　剛開始玩CPLD/FPGA開發(fā)板的時候使用的一塊基于EPM240T100的板子，alter的這塊芯片雖說功耗小體積小，但是資源還是很小的，你寫點(diǎn)稍微復(fù)雜的程序，如果不注意coding style，很容易就溢出了。當(dāng)時做一個三位數(shù)的解碼基本就讓我苦死了，對coding style的重要性也算是有一個比較深刻的認(rèn)識了。　　后來因?yàn)橐恢痹谕鎥ilinx的spartan3 xc3s400，這塊芯片資源相當(dāng)豐富，甚至于我在它里面緩存了一幀640*480*3/8BYTE的數(shù)據(jù)都沒有問題(VGA顯示用)。而最近
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解讀verilog代碼的一點(diǎn)經(jīng)驗(yàn)

　　學(xué)習(xí)FPGA其實(shí)也不算久，開始的時候參考別人的代碼并不多，大多是自己寫的，那時候做時序邏輯多一些。參加了中嵌的培訓(xùn)班，一個多月的時間在熟悉ISE軟件的使用以及verilog語法方面下了苦功，也參考了不少書，算是為自己打下了比較好的基礎(chǔ)。因?yàn)槟菚r候培訓(xùn)的方向是軟件無線電方面的，所以做了很多有關(guān)的模塊程序，之前的日志里也發(fā)表了很多，關(guān)鍵是一個興趣，感覺仿真后看到自己的一個個算法思想得到實(shí)現(xiàn)真有成就感。后來停了一段時間，因?yàn)閷?shí)在沒有比較有意思的活干了。　　直到前段時間開始使用SP306的開發(fā)板，然后會參
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基于CMOS或CCD圖像傳感器的經(jīng)典設(shè)計(jì)及技術(shù)文獻(xiàn)匯總

　　圖像傳感器，或稱感光元件，是一種將光學(xué)圖像轉(zhuǎn)換成電子信號的設(shè)備，它被廣泛地應(yīng)用在數(shù)碼相機(jī)和其他電子光學(xué)設(shè)備中。早期的圖像傳感器采用模擬信號，如攝像管(video camera tube)。如今，圖像傳感器主要分為感光耦合元件(charge-coupled device, CCD)和互補(bǔ)式金屬氧化物半導(dǎo)體有源像素傳感器(CMOS Active pixel sensor)兩種。本文介紹基于CMOS或CCD兩種圖像傳感器的應(yīng)用及技術(shù)文獻(xiàn)，供大家參考。　　基于USB傳輸及CMOS圖像傳感器的指紋識別儀的實(shí)
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零基礎(chǔ)學(xué)FPGA（八）手把手解析時序邏輯乘法器代碼

　　上次看了一下關(guān)于乘法器的Verilog代碼，有幾個地方一直很迷惑，相信很多初學(xué)者看這段代碼一定跟我當(dāng)初一樣，看得一頭霧水，在網(wǎng)上也有一些網(wǎng)友提問，說這段代碼不好理解，今天小墨同學(xué)就和大家一起來看一下這段代碼，我會親自在草稿紙上演算，盡量把過程寫的詳細(xì)些，讓更多的人了解乘法器的設(shè)計(jì)思路。　　下面是一段16位乘法器的代碼，大家可以先瀏覽一下，之后我再做詳細(xì)解釋　　module mux16( 　　clk,rst_n, 　　start,ain,bin,yout,done 　　); 　　inpu
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【從零開始走進(jìn)FPGA】前言：哪些人適合做FPGA開發(fā)?

　　“FPGA目前非常火，各個高校也開了FPGA的課程，但是FPGA并不是每個人都適合，F(xiàn)PGA講究的是一個入道，入什么道，入電子設(shè)計(jì)的道，就是說，這個過程，你得從電子設(shè)計(jì)開始，然后再學(xué)FPGA，而不是先從VHDL/Verilog開始，直接跳過數(shù)電模電。這一點(diǎn)非常重要，這涉及到你以后的發(fā)展高度的問題。我是過來人，我深刻體會到FPGA與數(shù)電模電的基礎(chǔ)的深層次聯(lián)系。對于本科生而言，你可以把FPGA當(dāng)作業(yè)余興趣，但不要把它當(dāng)成今后的飯碗，你可以保持這個興趣直到研究生讀完。從我招聘的情況來看，做FPG
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基于VerilogHDL的FIR數(shù)字濾波器設(shè)計(jì)與仿真

　　引言　　數(shù)字濾波器是語音與圖像處理、模式識別、雷達(dá)信號處理、頻譜分析等應(yīng)用中的一種基本的處理部件, 它能滿足波器對幅度和相位特性的嚴(yán)格要求, 避免模擬濾波器所無法克服的電壓漂移、溫度漂移和噪聲等問題。有限沖激響應(yīng)(FIR)濾波器能在設(shè)計(jì)任意幅頻特性的同時保證嚴(yán)格的線性相位特性。　　1 FIR 數(shù)字濾波器　　FIR 濾波器用當(dāng)前和過去輸入樣值的加權(quán)和來形成它的輸出, 如下所示的前饋差分方程所描述的。　　　　FIR 濾波器又稱為移動均值濾波器, 因?yàn)槿魏螘r間點(diǎn)的輸出
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基于VerilogHDL的FIR數(shù)字濾波器設(shè)計(jì)與仿真

　　引言　　數(shù)字濾波器是語音與圖像處理、模式識別、雷達(dá)信號處理、頻譜分析等應(yīng)用中的一種基本的處理部件, 它能滿足波器對幅度和相位特性的嚴(yán)格要求, 避免模擬濾波器所無法克服的電壓漂移、溫度漂移和噪聲等問題。有限沖激響應(yīng)(FIR)濾波器能在設(shè)計(jì)任意幅頻特性的同時保證嚴(yán)格的線性相位特性。　　1 FIR 數(shù)字濾波器　　FIR 濾波器用當(dāng)前和過去輸入樣值的加權(quán)和來形成它的輸出, 如下所示的前饋差分方程所描述的。　　　　FIR 濾波器又稱為移動均值濾波器, 因?yàn)槿魏螘r間點(diǎn)的輸出
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零基礎(chǔ)學(xué)FPGA（五）Verilog語法基基礎(chǔ)基礎(chǔ)(下)

　　9、關(guān)于任務(wù)和函數(shù)的小結(jié)，挑幾點(diǎn)重要的說一下吧　　(1)任務(wù)具有多個輸入、輸入/輸出和輸出變量，在任務(wù)重可以使用延遲、事件和時序控制結(jié)構(gòu)，在任務(wù)重可以調(diào)用其它任務(wù)和函數(shù)。與任務(wù)不同，函數(shù)具有返回值，而且至少要有一個輸入變量，而且在函數(shù)中不能使用延遲、事件和時序控制結(jié)構(gòu)，函數(shù)可以條用函數(shù)，但是不能調(diào)用任務(wù)。　　(2)在聲明函數(shù)時，系統(tǒng)會自動的生成一個寄存器變量，函數(shù)的返回值通過這個寄存器返回到調(diào)用處。　　(3)函數(shù)和任務(wù)都包含在設(shè)計(jì)層次中，可以通過層次名對他們實(shí)行調(diào)用。這句話什么意思啊?
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零基礎(chǔ)學(xué)FPGA（四）Verilog語法基基礎(chǔ)基礎(chǔ)(中)

　　我們接著上篇文章繼續(xù)學(xué)習(xí)，上次提到了兩種賦值語句，讓我們接著往下學(xué)。　　1、塊語句　　塊語句包括兩種，一個是順序塊，一個是并行塊。　　(1)順序快　　順序快就好比C語言里的大括號“{ }”，在Verilog語法中，用begin…end代替。這里只需要知道，在begin…end中間的語句是順序執(zhí)行的就行了。　　(2)并行塊　　并行塊可以算是一個新的知識點(diǎn)，與順序塊最大的不同就是并行塊中的語句是同時開始執(zhí)行的，要想控制語句的先后順
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零基礎(chǔ)學(xué)FPGA（三）Verilog語法基基礎(chǔ)基礎(chǔ)(上)

　　這幾天復(fù)習(xí)了一下Verilog的語法知識，就借此寫寫我對這些東西的想法吧。感覺呢，是和C語言差不多，具有C語言基礎(chǔ)的朋友學(xué)起來應(yīng)該沒什么問題，和C語言相同的地方就不說了吧，重點(diǎn)說一下不同點(diǎn)吧。　　1、模塊的結(jié)構(gòu) 　　模塊呢，是Verilog的基本設(shè)計(jì)單元，它主要是由兩部分組成，一個是接口，另一個是邏輯。下面舉一個小例子說明一下：　　module xiaomo (a,b,c,d); 　　input a,b; 　　output c,d; 　　assign c=a|b; 　　assign
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verilog hdl介紹

Verilog HDL是一種硬件描述語言（HDL:Hardware Discription Language），是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。　　Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語言，都是在20世紀(jì)80年代中期開發(fā)出來的。前者由Gateway Design Aut [ 查看詳細(xì) ]