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VHDL設(shè)計中電路簡化問題的探討

　　近年來，隨著集成電路技術(shù)的發(fā)展，用傳統(tǒng)的方法進行芯片或系統(tǒng)設(shè)計已不能滿足要求，迫切需要提高設(shè)計效率。在這樣的技術(shù)背景下，能大大降低設(shè)計難度的VHDL設(shè)計方法正越來越廣泛地被采用。但是VHDL設(shè)計是行為級的設(shè)計?熕?帶來的問題是設(shè)計者的設(shè)計思考與電路結(jié)構(gòu)相脫節(jié)。設(shè)計者主要是根據(jù)VHDL的語法規(guī)則，行為進行描述，綜合工具進行電路結(jié)構(gòu)的綜合、編譯、優(yōu)化，通過仿真工具進行邏輯功能仿真和系統(tǒng)時延的仿真。實際設(shè)計過程中，由于每個工程師對語言規(guī)則、對電路行為的理解程度不同，每個人的編程風(fēng)格不同，往往同樣的系統(tǒng)功能，
關(guān)鍵字： VHDL 電路集成電路

基于Modelsim FLI接口的FPGA仿真技術(shù)

　　1、Modelsim 及 FLI接口介紹　　Modelsim是 Model Technology（Mentor Graphics的子公司）的 HDL 硬件描述語言仿真軟件，可以實現(xiàn) VHDL, Verilog，以及 VHDL-Verilog 混合設(shè)計的仿真。除此之外，Modelsim還能夠與 C 語言一起實現(xiàn)對 HDL 設(shè)計文件的協(xié)同仿真。同時，相對于大多數(shù)的 HDL 仿真軟件來說，Modelsim 在仿真速度上也有明顯優(yōu)勢。這些特點使 Modelsim 越來越受到 EDA設(shè)計者、尤其是 FPGA
關(guān)鍵字： FPGA 仿真 Modelsim FLI VHDL

用單片機和CPLD實現(xiàn)步進電機的控制

　　是一種將脈沖信號轉(zhuǎn)換成角位移的伺服執(zhí)行器件。其特點是結(jié)構(gòu)簡單、運行可靠、控制方便。尤其是步距值不受電壓、溫度的變化的影響、誤差不會長期積累，這給實際的應(yīng)用帶來了很大的方便。它廣泛用于消費類產(chǎn)品(打印機、照相機)、工業(yè)控制(數(shù)控機床、工業(yè)機器人)、醫(yī)療器械等機電產(chǎn)品中。　　通常的步進電機控制方法是采用CPU(PC機、等)配合專用的步進電機驅(qū)動控制器來實現(xiàn)，這存在成本較高、各個環(huán)節(jié)搭配不便(不同類的電機必須要相應(yīng)的驅(qū)動控制器與之配對)等問題。　　器件具有速度快、功耗低、保密性好、程序設(shè)計靈活、抗干
關(guān)鍵字：脈沖信號 CPU CPLD 電機 I/O

SDRAM接口的VHDL設(shè)計

　　RAM（隨機存取存儲器　是一種在電子系統(tǒng)中應(yīng)用廣泛的器件，通常用于數(shù)據(jù)和程序的緩存。隨著半導(dǎo)體工業(yè)的發(fā)展，RAM獲得了飛速的發(fā)展，從RAM、DRAM(Dynamic RAM，即動態(tài)RAM)發(fā)展到SDRAM(Synchronous Dynamic RAM，即同步動態(tài)RAM)，RAM的容量越來越大、速度越來越高，可以說存儲器的容量和速度已經(jīng)成為半導(dǎo)體工業(yè)水平的標(biāo)志。　?。?任務(wù)背景　　SDRAM具有大容量和高速的優(yōu)點，目前其存取速度可以達到100～133MHz，單片容量可以達到64Mbit或更高
關(guān)鍵字： VHDL SDRAM 存儲器微處理器

基于I2C總線的大型開關(guān)矩陣設(shè)計與實現(xiàn)

　　1 引言　　自動測試設(shè)備在軍事及工業(yè)領(lǐng)域的應(yīng)用越來越廣泛，然而在電路單元尤其是電路板測試中，由于被測單元種類多，被測通道數(shù)量大，傳統(tǒng)的開關(guān)矩陣體積大、切換速度慢、電氣性能差。已不能滿足現(xiàn)代測試儀器高速、便攜的要求。本文介紹了一種采用USB接口，利用I2C總線傳輸數(shù)據(jù)，由CPLD控制多路復(fù)用器件的大型開關(guān)矩陣結(jié)構(gòu)，具有較高的切換速度及較好的電氣性能，并滿足了小型化的要求。　　2 系統(tǒng)結(jié)構(gòu)及功能　　開關(guān)矩陣主要實現(xiàn)自動測試設(shè)備與被測電路單元之間的信息交換，功能如下：　　(1)將程控電源系統(tǒng)
關(guān)鍵字： I2C 開關(guān)矩陣 CPLD USB 自動測試

低頻數(shù)字相位(頻率)測量的CPLD實現(xiàn)

　　在電子測量技術(shù)中，測頻測相是最基本的測量之一。相位測量儀是電子領(lǐng)域的常用儀器，當(dāng)前測頻測相主要是運用等精度測頻、PLL鎖相環(huán)測相的方法。研究發(fā)現(xiàn)，等精度測頻法具有在整個測頻范圍內(nèi)保持恒定的高精度的特點，但是該原理不能用于測量相位。PLL鎖相環(huán)測相可以實現(xiàn)等精度測相，但電路調(diào)試較復(fù)雜。因此，選擇直接測相法作為低頻測相儀的測試方法[1、2、3、4]。　　設(shè)計的低頻測相儀，滿足以下的技術(shù)指標(biāo)：a .頻率20-20KHz；b .輸入阻抗≥100KΩ；c.相位測量絕對誤差≤1度； d
關(guān)鍵字： CPLD 電子測量相位測量單片機 EDA

基于CPLD的MIDI音樂播放器的設(shè)計

摘要：本音樂播放器依據(jù)MIDI音樂基本原理，結(jié)合EDA技術(shù)，采用ALTERA公司的可編程邏輯器件（CPLD）EPF10LC84-4作為控制核心而設(shè)計的。本文主要闡述了利用VHDL語言設(shè)計MIDI音樂發(fā)生器芯片，再配上必要的外圍電路，從而實現(xiàn)四首音樂選擇播放、并配有隨音樂節(jié)奏而閃爍變化的彩燈等功能的EDA應(yīng)用系統(tǒng)。關(guān)鍵字：EDA、CPLD、音樂播放器、VHDL語言 0? 引言大規(guī)?？删幊踢壿嬈骷﨏PLD和FPGA是當(dāng)今應(yīng)用最廣泛的兩類可編程邏輯器件，電子設(shè)計工程師利用它可以在辦公室或?qū)?/li>
關(guān)鍵字： EDA CPLD 音樂播放器 VHDL語言

基于DSP的彩色TFT-LCD數(shù)字圖像顯示技術(shù)研究

　　隨著計算機技術(shù)的飛速發(fā)展，嵌入式圖像系統(tǒng)廣泛應(yīng)用于辦公設(shè)備、制造和流程設(shè)計、醫(yī)療、監(jiān)控、衛(wèi)生設(shè)備、交通運輸、通信、金融銀行系統(tǒng)和各種信息家電中。所謂嵌入式圖像系統(tǒng)，指以圖像應(yīng)用為中心，以計算機技術(shù)為基礎(chǔ)，軟件、硬件可裁減，對功能、可靠性、成本、體積、功耗等嚴(yán)格要求的專用計算機系統(tǒng)。嵌入式圖像系統(tǒng)對圖像顯示技術(shù)提出了各種嚴(yán)格要求，必須選擇合適的顯示器，設(shè)計出合理的顯示控制方法。　　系統(tǒng)硬件設(shè)計　　本系統(tǒng)要構(gòu)建一個嵌入式、高速、低功耗、低成本的圖像顯示硬件平臺，要求能真彩顯示靜態(tài)或動態(tài)彩色圖像。為
關(guān)鍵字： DSP TFT-LCD 數(shù)字圖像顯示技術(shù) 嵌入式 CPLD

用雙端口RAM實現(xiàn)與PCI總線接口的數(shù)據(jù)通訊

　　采用雙端口RAM實現(xiàn)DSP與PCI總線芯片之間的數(shù)據(jù)交換接口電路。　　提出了一種使用CPLD解決雙端口RAM地址譯碼和PCI接口芯片局部總線仲裁的的硬件設(shè)計方案，并給出了PCI總線接口芯片寄存器配置實例，介紹了軟件包WinDriver開發(fā)設(shè)備驅(qū)動程序的具體過程。　　隨著計算機技術(shù)的不斷發(fā)展，為滿足外設(shè)間以及外設(shè)與主機間的高速數(shù)據(jù)傳輸，Intel公司于1991年提出了PCI總線概念。PCI總線是一種能為主CPU及外設(shè)提供高性能數(shù)據(jù)通訊的總線，其局部總線在33MHz總線時鐘、32位數(shù)據(jù)通路時，數(shù)據(jù)
關(guān)鍵字： RAM DSP PCI總線 CPLD 數(shù)據(jù)通訊

基于SystemC的系統(tǒng)級芯片設(shè)計方法研究

　　隨著集成電路制造技術(shù)的迅速發(fā)展,SOC設(shè)計已經(jīng)成為當(dāng)今集成電路設(shè)計的發(fā)展方向。SO C設(shè)計的復(fù)雜性對集成電路設(shè)計的各個層次,特別是對系統(tǒng)級芯片設(shè)計層次,帶來了新挑戰(zhàn)，原有的HDL難以滿足新的設(shè)計要求。　　硬件設(shè)計領(lǐng)域有2種主要的設(shè)計語言：VHDL和Verilog HDL。而兩種語言的標(biāo)準(zhǔn)不統(tǒng)一，導(dǎo)致軟硬件設(shè)計工程師之間工作交流出現(xiàn)障礙,工作效率較低。因此，集成電路設(shè)計界一直在尋找一種能同時實現(xiàn)較高層次的軟件和硬件描述的系統(tǒng)級設(shè)計語言。Synopsys公司與Coware公司針對各方對系統(tǒng)級設(shè)計語言的
關(guān)鍵字： SOC SystemC 集成電路 VHDL Verilog HDL

用CPLD實現(xiàn)基于PC104總線的429接口板

　　PC104總線系統(tǒng)是一種新型的計算機測控平臺，作為嵌入式PC的一種，在軟件與硬件上與標(biāo)準(zhǔn)的臺式PC(PC/AT)體系結(jié)構(gòu)完全兼容，它具有如下優(yōu)點：體積小、十分緊湊，并采用模塊化結(jié)構(gòu)，功耗低，總線易于擴充，緊固堆疊方式安裝，適合于制作高密度、小體積、便攜式測試設(shè)備，因此在軍用航空設(shè)備上有著廣泛的應(yīng)用，但也正是PC104板的這種小尺寸結(jié)構(gòu)、板上可用空間少給設(shè)計帶來了一定的困難，所以本設(shè)計采用了復(fù)雜可編程器件CPLD，用CPLD完成了PC104總線與429總線通訊的主要電路，大大節(jié)省了硬件資源，本文著重介紹
關(guān)鍵字： CPLD 接口板 PC104 總線嵌入式

FPGA競爭好像在演戲（上）

　　若要問：半導(dǎo)體業(yè)哪個領(lǐng)域最有趣？我認(rèn)為FPGA。作為記者，大家一提起FPGA公司就很興奮，太充滿活力了，有時過分得充滿戲劇性。　　當(dāng)中國第一高樓——上海金茂大廈剛剛落成時，A公司在上海成立辦事處，邀請記者從北京到上海觀摩，下榻金茂。一周后，X公司也宣布已經(jīng)成立上海辦事處，也盛情邀請記者去那里看看，也同樣入住金茂。 ????????????&nbs
關(guān)鍵字： FPGA 半導(dǎo)體 ASIC CPLD

簡易USB接口卡的設(shè)計和實現(xiàn)

　　目前比較常用的方法是在PC機或工控機內(nèi)安裝ISA或PCI數(shù)據(jù)采集卡（如A/D卡及422,485卡）.但這些數(shù)據(jù)采集卡存在安裝麻煩,受計算機插槽數(shù)量、地址、中斷資源的限制，可擴展性差等缺點特別是在一些電磁干擾較強的工業(yè)現(xiàn)場。隨著USB總線的發(fā)展和應(yīng)用以及USB接口芯片出現(xiàn)，現(xiàn)在USB接口卡應(yīng)該是一個即實用又方便的選擇了。這項設(shè)計實現(xiàn)的是一個動態(tài)采集和存儲系統(tǒng)的計算機通信接口卡，基本上可分為CY7C68013 USB接口芯片、CPLD芯片擴展控制部分、軟件的實現(xiàn)部分。　　一、整體結(jié)構(gòu)圖
關(guān)鍵字： USB 接口卡 CPLD 芯片

SVPWM信號發(fā)生器的VHDL實現(xiàn)

　　近年來，DSP在SVPWM(空間矢量脈寬調(diào)制)控制領(lǐng)域得到了廣泛應(yīng)用。　　但是使用DSP單核心的控制方法仍然存在一些缺陷：基于軟件的：DSP在實現(xiàn)SVPWM觸發(fā)信號時需要較長的時鐘周期；微處理器中不確定的中斷響應(yīng)會導(dǎo)致PWM脈沖的相位抖動。針對以上問題，本文提出了一種利用FPGA實現(xiàn)的SVPWM信號發(fā)生器，系統(tǒng)結(jié)構(gòu)如圖1所示。作為DSP的外圍接口電路，該信號發(fā)生器能夠屏蔽DSP內(nèi)部錯誤中斷對輸入時間信號的影響，保證輸出完整的SVPWM觸發(fā)信號波形，其三相并行處理結(jié)構(gòu)還能夠有效提升系統(tǒng)的動態(tài)響應(yīng)速度
關(guān)鍵字： DSP SVPWM VHDL 信號發(fā)生器

基于SPCE061A和CPLD的電動自行車充電系統(tǒng)研制

　　電動車由于具有無廢氣污染、無噪音、輕便美觀等特點，受到眾多使用者的青睞。但使用中也暴露出它的局限性，那就是蓄電池的容量決定了它的使用范圍，而且存在充電時間長的缺點。目前隨著電動自行車的發(fā)展，急需解決的問題就是如何實現(xiàn)快速靈活的充電。　　隨著電子技術(shù)、可編程邏輯器件(FPGA,CPLD)、EDA技術(shù)的飛速發(fā)展，基于硬件編程語言的自上而下(TOP-TO-DOWN)設(shè)計方法給數(shù)字系統(tǒng)的開發(fā)設(shè)計帶來了革命性變革，僅使用單片機來實現(xiàn)系統(tǒng)控制的傳統(tǒng)方法正在被越來越多的以MCU+FPGA/CPLD為核心的最新設(shè)
關(guān)鍵字： CPLD SPCE061A FPGA EDA 充電電動自行車