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基于DSP+CPLD的斷路器智能控制單元設(shè)計(jì)

本文介紹了基于新型高性能數(shù)字信號處理器（DSP）芯片TMS320F2812和復(fù)雜可編程邏輯器件（CPLD）MAX7128實(shí)現(xiàn)的斷路器智能控制單元設(shè)計(jì)。重點(diǎn)敘述了調(diào)理電路、F2812通信模塊、CPLD模塊的設(shè)計(jì)。
關(guān)鍵字：單元設(shè)計(jì) 智能控制斷路器 DSP CPLD 基于

基于EPM7128的光柵位移測量儀設(shè)計(jì)

　　1 光柵位移傳感器測量原理　　將光源、兩塊長光柵(指示光柵和標(biāo)尺光柵)、光電檢測器件等組合在一起構(gòu)成的光柵傳感器通常稱為光柵尺。當(dāng)兩塊光柵以微小傾角重疊時(shí)，在與光柵刻線大致垂直的方向上就會(huì)產(chǎn)生莫爾條紋，在條紋移動(dòng)的方向上放置光電探測器，可將光信號轉(zhuǎn)換為電信號，這樣就可以實(shí)現(xiàn)位移信號到電信號的轉(zhuǎn)換。目前使用的光柵尺的輸出信號主要有2類：一類是相位角相差　　90
關(guān)鍵字：測試測量光柵位移傳感器 CPLD 測量工具

基于MAX+plusⅡ開發(fā)平臺(tái)的EDA設(shè)計(jì)方法

MAX + plus Ⅱ是美國Altera 公司的一種EDA 軟件,用于開發(fā)CPLD 和FPGA 進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)。用圖形輸入方式和文本輸入方式設(shè)計(jì)了一模60計(jì)數(shù)器,介紹了數(shù)字系統(tǒng)設(shè)計(jì)的一般方法和過程,揭示了其在數(shù)字系統(tǒng)中的重要作用。　　 EDA ( Elect ronic Design
關(guān)鍵字： MAX+plusⅡ 開發(fā)平臺(tái) EDA CPLD FPGA EDA IC設(shè)計(jì)

何謂SOPC

SOPC一詞主要是源自Altera, 其涵義是因?yàn)槟壳癈PLD/FPGA的容量愈來愈大, 性能愈來愈好, 加上價(jià)格下跌的推波助瀾之下, 以往ASIC產(chǎn)品才能具有的 SoC觀念, 也能移植到CPLD/FPGA上, 并且因?yàn)镃PLD/FPGA的可編程(Programmable)能力, 使得CPLD/FPGA不僅能實(shí)現(xiàn)一個(gè)高復(fù)難度的系統(tǒng), 而且還能快速改變系統(tǒng)的特性. 類似的觀念也鑒于Xilinx的Platfor
關(guān)鍵字： SOPC CPLD FPGA SoC ASIC

基于狀態(tài)機(jī)的語音電子密碼鎖設(shè)計(jì)

　　引言　　隨著電子技術(shù)的發(fā)展，具有防盜報(bào)警、語音提示等功能的電子密碼鎖代替密碼量少、安全性差的機(jī)械式密碼鎖已是必然趨勢。目前大部分密碼鎖采用單片機(jī)進(jìn)行設(shè)計(jì)，電路較復(fù)雜，性能不夠靈活。本文采用先進(jìn)的EDA(電子設(shè)計(jì)自動(dòng)化)技術(shù)，利用QuartusⅡ工作平臺(tái)和VHDL(超高速集成電路硬件描述語言)，設(shè)計(jì)了一種新型的電子密碼鎖。該密碼鎖具有密碼預(yù)置、修改、語音提示和3次輸入錯(cuò)誤則系統(tǒng)進(jìn)入定時(shí)鎖定并報(bào)警等功能，用FPGA(現(xiàn)場可編程門陣列)芯片和語音芯片ISD2560實(shí)現(xiàn)。由于充分利用了FPGA芯片密度大
關(guān)鍵字：工業(yè)控制 FPGA 電子密碼鎖 VHDL 遙控技術(shù)

CPLD在通信數(shù)據(jù)傳輸中的應(yīng)用

摘要：提出了一種利用CPLD有效解決通信數(shù)據(jù)傳輸問題的方案，詳細(xì)分析了CPLD在系統(tǒng)中的作用、工作原理和設(shè)計(jì)方法，并給出仿真以及實(shí)測結(jié)果，結(jié)果證實(shí)了此種方案的可行性和優(yōu)越性。關(guān)鍵詞：CPLD 雙口RAM 數(shù)據(jù)傳輸 OMAP AD9861 1 概述隨著大規(guī)模集成電路和單片機(jī)的迅速發(fā)展，復(fù)雜可編程邏輯器件（CPLD）具有使用靈活、可靠性高、功能強(qiáng)大的優(yōu)點(diǎn)，在電子產(chǎn)品設(shè)計(jì)中得到了廣泛的應(yīng)用。CPLD可實(shí)現(xiàn)在系統(tǒng)編程，重復(fù)多次，而且還兼容IEEE1
關(guān)鍵字：通訊無線網(wǎng)絡(luò) 嵌入式系統(tǒng) 單片機(jī) CPLD 雙口RAM 數(shù)據(jù)傳輸 OMAP AD9861

單片機(jī)軟硬件聯(lián)合仿真解決方案

　　摘要：本文介紹一種嵌入式系統(tǒng)仿真方法，通過一種特殊設(shè)計(jì)的指令集仿真器ISS將軟件調(diào)試器軟件Keil uVision2和硬件語言仿真器軟件Modelsim連接起來，實(shí)現(xiàn)了軟件和硬件的同步仿真。關(guān)鍵詞：BFM，TCL，Verilog，Vhdl，PLI，Modelsim，Keil uVision2，ISS，TFTP，HTTP，虛擬網(wǎng)卡，Sniffer，SMART MEDIA，DMA，MAC，SRAM，CPLD 　　縮略詞解釋：　　BFM：總線功能模塊。在HDL
關(guān)鍵字： BFM TCL Verilog Vhdl PLI Modelsim MCU和嵌入式微處理器

基于CPLD的LED點(diǎn)陣顯示控制器

在系統(tǒng)可編程技術(shù)（ISP—In System Programming）及其在系統(tǒng)可編程系列器件，是90年代迅速發(fā)展起來的一種新技術(shù)和新器件。　　現(xiàn)場可編程器件（FPGA和CPLD）等ISP器件無須編程器，利用器件廠商提供的編程套件，采用自頂而下的模塊化設(shè)計(jì)方法，使用原理圖或硬件描述語言（VHDL）等方法來描述電路邏輯關(guān)系，可直接對安裝在目標(biāo)板上的器件編程。它易學(xué)、易用、簡化了系統(tǒng)設(shè)計(jì)，減小了系統(tǒng)規(guī)模，縮短設(shè)計(jì)周期，降低了生產(chǎn)設(shè)計(jì)成本，從而給電子產(chǎn)品的設(shè)計(jì)和生產(chǎn)帶來了革命性的變化。　　1、系統(tǒng)結(jié)構(gòu)
關(guān)鍵字：工業(yè)控制 FPGA CPLD LED 伺服控制

基于DSP和CPLD的智能相機(jī)系統(tǒng)設(shè)計(jì)與研制

作者結(jié)合DSP技術(shù)、CPLD/FPGA技術(shù)，以及圖像處理技術(shù)、傳感器技術(shù)等，開發(fā)設(shè)計(jì)出一種實(shí)用的嵌入式實(shí)時(shí)圖像處理系統(tǒng)――工業(yè)用智能相機(jī)，實(shí)現(xiàn)了產(chǎn)品質(zhì)量的自動(dòng)檢測和分類。
關(guān)鍵字：德州儀器系統(tǒng) 設(shè)計(jì) 研制相機(jī) 智能 DSP CPLD 基于

SDRAM通用控制器的FPGA模塊化設(shè)計(jì)

摘要：介紹了一種SDRAM通用控制器的FPGA模塊化解決方案。關(guān)鍵詞： SDRAM控制器；FPGA；VHDL；狀態(tài)機(jī)；仲裁機(jī)制引言同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(SDRAM)，在同一個(gè)CPU時(shí)鐘周期內(nèi)即可完成數(shù)據(jù)的訪問和刷新，其數(shù)據(jù)傳輸速度遠(yuǎn)遠(yuǎn)大于傳統(tǒng)的數(shù)據(jù)存儲(chǔ)器(DRAM)，被廣泛的應(yīng)用于高速數(shù)據(jù)傳輸系統(tǒng)中。基于FPGA的SDRAM控制器，以其可靠性高、可移植性強(qiáng)、易于集成的特點(diǎn)，已逐漸取代了以往的專用控制器芯片而成為主流解決方案。然而，SDRAM復(fù)雜的控制邏輯和要求嚴(yán)格的時(shí)序，成為開發(fā)過
關(guān)鍵字：消費(fèi)電子 SDRAM控制器 FPGA VHDL 0708_A 雜志_設(shè)計(jì)天地工業(yè)控制

PowerPC和Dallas的時(shí)鐘芯片接口設(shè)計(jì)

　　摘要：分析摩托羅位的PowerPC系列處理器和Dallas的實(shí)時(shí)時(shí)鐘芯片的時(shí)序，并詳細(xì)給出一種較為實(shí)用的接口設(shè)計(jì)方法。關(guān)鍵詞：實(shí)時(shí)時(shí)鐘 CPLD PowerPC 地址/數(shù)據(jù)復(fù)用　　在通信領(lǐng)域，摩托羅位的PowerPC（如MPC850、MPC860、MPC8260等）的應(yīng)用越來越廣泛。由于這些嵌入式CPU上集成著豐富的通信資源（如快速以太網(wǎng)接口、多個(gè)串口等），而且有較高的運(yùn)行速度和較低的價(jià)位，故在一些遠(yuǎn)程測控領(lǐng)域的應(yīng)用也越來越多。同時(shí)在許多系統(tǒng)中都需要實(shí)時(shí)
關(guān)鍵字：實(shí)時(shí)時(shí)鐘 CPLD PowerPC 地址/數(shù)據(jù)復(fù)用 MCU和嵌入式微處理器

基于CPLD／FPGA的出租車計(jì)費(fèi)器系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)

1 引言　　隨著EDA技術(shù)的發(fā)展及大規(guī)?？删幊踢壿嬈骷﨏PLD／FPGA的出現(xiàn)，電子系統(tǒng)的設(shè)計(jì)技術(shù)和工具發(fā)生了巨大的變化，通過EDA技術(shù)對CPLD／FP-GA編程開發(fā)產(chǎn)品，不僅成本低、周期短、可靠性高，而且可隨時(shí)在系統(tǒng)中修改其邏輯功能。本文介紹了一種以Altera公司可編程邏輯器件EP1K30TC144-3為控制核心，附加一定外圍電路組成的出租車計(jì)費(fèi)器系統(tǒng)。　　2 系統(tǒng)總體結(jié)構(gòu) 　　基于CPLD的出租車計(jì)費(fèi)器的組成如圖1所示。各部分主要功能包括：信號輸入模塊對車輪傳感器傳送的脈沖信號進(jìn)行計(jì)數(shù)(
關(guān)鍵字：嵌入式系統(tǒng) 單片機(jī) CPLD FPGA 計(jì)費(fèi)器嵌入式

基于狀態(tài)機(jī)的語音電子密碼鎖設(shè)計(jì)

引言　　隨著電子技術(shù)的發(fā)展，具有防盜報(bào)警、語音提示等功能的電子密碼鎖代替密碼量少、安全性差的機(jī)械式密碼鎖已是必然趨勢。目前大部分密碼鎖采用單片機(jī)進(jìn)行設(shè)計(jì)，電路較復(fù)雜，性能不夠靈活。本文采用先進(jìn)的EDA(電子設(shè)計(jì)自動(dòng)化)技術(shù)，利用QuartusⅡ工作平臺(tái)和VHDL(超高速集成電路硬件描述語言)，設(shè)計(jì)了一種新型的電子密碼鎖。該密碼鎖具有密碼預(yù)置、修改、語音提示和3次輸入錯(cuò)誤則系統(tǒng)進(jìn)入定時(shí)鎖定并報(bào)警等功能，用FPGA(現(xiàn)場可編程門陣列)芯片和語音芯片ISD2560實(shí)現(xiàn)。由于充分利用了FPGA芯片密度大、功
關(guān)鍵字：模擬技術(shù) 電源技術(shù) VHDL 語音電子密碼鎖模擬IC 電源

基于CPLD的PSK系統(tǒng)設(shè)計(jì)

1 引言　　現(xiàn)代通信系統(tǒng)要求通信距離遠(yuǎn)、通信容量大、傳輸質(zhì)量好。作為其關(guān)鍵技術(shù)之一的調(diào)制解調(diào)技術(shù)一直是人們研究的一個(gè)重要方向[5]。從模擬調(diào)制到數(shù)字調(diào)制，從二進(jìn)制發(fā)展到多進(jìn)制調(diào)制，雖然調(diào)制方式多種多樣，但都是朝著使通信系統(tǒng)更高速、更可靠的方向發(fā)展。一個(gè)系統(tǒng)的通信質(zhì)量，很大程度上依賴于所采用的調(diào)制方式。因此，對調(diào)制方式的研究，將直接決定著通信系統(tǒng)質(zhì)量的好壞[1]。　　復(fù)雜可編程邏輯器件（CPLD）結(jié)合了專用集成電路和DSP的優(yōu)勢，既具有很高的處理速度，又具有一定的靈活性。因此，基于CPLD的數(shù)字調(diào)
關(guān)鍵字：嵌入式系統(tǒng) 單片機(jī) CPLD PSK 調(diào)制解調(diào) VHDL 嵌入式

CPLD與絕對式編碼器高速通信在高精度高速伺服單元中的應(yīng)用

摘要：本文論述高精高速伺服單元中的CPLD與高精度的絕對式編碼器之間如何實(shí)現(xiàn)高速通信。關(guān)鍵詞： CPLD；絕對式編碼器；通信引言目前國內(nèi)數(shù)控機(jī)床中的伺服電機(jī)一般都是配套增量式編碼器，而增量式編碼器的精度并不太高且輸出的是并行信號，欲提高其精度就必然要增大編碼器的設(shè)計(jì)難度和增多并行信號的輸出，這樣就不利于伺服單元與編碼器的長距離通信。而采用絕對式編碼器，除了其精度比增量式編碼器高幾倍以外，其信號的輸入輸出都采用高速串行通信，節(jié)省了通信線路便于長距離的通信。在編碼器的另一端，采用CP
關(guān)鍵字：嵌入式系統(tǒng) 單片機(jī) 0707_A 雜志_設(shè)計(jì)天地 CPLD 絕對式編碼器通信