半導(dǎo)體設(shè)備供應(yīng)商，信不過(guò)？

來(lái)源：內(nèi)容由半導(dǎo)體行業(yè)觀察（ID：icbank）編譯自semianalysis，謝謝。

據(jù)semianalysis報(bào)道，半導(dǎo)體資本設(shè)備公司聲稱對(duì)未來(lái)有很高可視性。鑒于制造半導(dǎo)體的復(fù)雜性，人們會(huì)假設(shè)這些公司是工藝技術(shù)和晶圓廠擴(kuò)建的最終來(lái)源。今天我們要揭穿這個(gè)神話。

技術(shù)和工廠擴(kuò)建經(jīng)濟(jì)學(xué)是您希望他們知道的細(xì)節(jié)，因?yàn)檫@是他們的工具直接使用和服務(wù)的地方，但他們不知道。今天我們將討論一些半導(dǎo)體公司缺少技術(shù)和經(jīng)濟(jì)細(xì)節(jié)（ economic details）的例子。我們將在本文中使用的示例來(lái)自 ASML、KLA 和 Tokyo Electron。

2018 年，就在半導(dǎo)體擴(kuò)建和資本支出顯著放緩之前，所有設(shè)備公司都非?？春梦磥?lái)的增長(zhǎng)。事實(shí)證明，他們對(duì)訂單可見(jiàn)性和未來(lái)增長(zhǎng)一無(wú)所知。因?yàn)殡S后他們的訂單放緩了，Applied Materials 和 Lam Research 等股****下跌超過(guò) 40%。就像 2018 年一樣，現(xiàn)在一些設(shè)備公司的股****已經(jīng)從最高點(diǎn)下跌了 40% 以上，盡管這些公司繼續(xù)表示未來(lái)每股收益的巨大增長(zhǎng)。盡管這些公司聲稱對(duì)未來(lái)需求具有最高的可視性，但市場(chǎng)正在押注這些公司無(wú)法像 2018 年一樣了解他們的訂單。

市場(chǎng)是正確的？還是您可以相信設(shè)備公司的未來(lái)需求？

semianalysis在文章中表示，其分析的第一個(gè)在技術(shù)細(xì)節(jié)上犯錯(cuò)的半導(dǎo)體設(shè)備公司是ASML。他們指出，ASML 一直在夸大其光刻相對(duì)于其他類型工具的資本支出份額。這是一張幻燈片，描述了與新建工廠相關(guān)的光刻資本支出強(qiáng)度。

他們表示，這是可驗(yàn)證的錯(cuò)誤。因?yàn)槲覀冎恍璞容^最大的半導(dǎo)體資本設(shè)備公司 ASML、應(yīng)用材料、Lam Research、KLA、Tokyo Electron 和 ASM International 的收入即可得出結(jié)果。

ASML 在光刻步進(jìn)機(jī)中占有超過(guò) 95% 的份額。我們估計(jì)前端光刻工具在前端晶圓制造設(shè)備總銷售額中的份額約為 22%。大多數(shù)當(dāng)前和未來(lái)的資本支出項(xiàng)目是邏輯或 DRAM，而不是 3D NAND，如下面我們分享的晶圓廠跟蹤電子表格所示。如果 ASML 光刻估計(jì)準(zhǔn)確，其光刻工具的總支出份額將接近 30%，因?yàn)檫@是基于 ASML 數(shù)據(jù)的后沿邏輯與前沿邏輯與 DRAM 與 NAND 的資本支出混合平均值所需要的。

ASML 還得到了完全錯(cuò)誤的各種工藝節(jié)點(diǎn)的密度數(shù)。例如，這張幻燈片是在他們的投資者日、2022 SPIE 光刻和圖案化以及其他一些最近的會(huì)議上展示的。

16nm、10nm 和 7nm 的歷史密度數(shù)據(jù)與臺(tái)積電工藝節(jié)點(diǎn)一致。但無(wú)論您使用臺(tái)積電 N5、三星 4nm 還是英特爾未發(fā)布的 4nm，5nm 的數(shù)據(jù)都太激進(jìn)了。

TSMC 5 的晶體管數(shù)量為每平方毫米1.376 億個(gè)。此外，ASML 提供的 3nm 和 2nm 估計(jì)也遠(yuǎn)不準(zhǔn)確。TSMC N3 將接近~200 MTr/mm2，而不是如圖所示的 300 MTr/mm2。根據(jù)臺(tái)積電，臺(tái)積電 N2 在最大邏輯密度上的密度最多比 N3 高 20%。盡管如此，ASML 對(duì)未來(lái)節(jié)點(diǎn)的數(shù)據(jù)以及自 2020 年以來(lái) 2 年前出貨的節(jié)點(diǎn)的數(shù)據(jù)都是錯(cuò)誤的。這張幻燈片與 IMEC、英特爾、三星或臺(tái)積電關(guān)于密度的任何聲明都不一致。

ASML 也一直在夸大其光刻工具的吞吐量。這是因?yàn)樗鼈兺崆藙┝?（dose） （想想 EUV 工具暴露硅片所花費(fèi)的時(shí)間）。他們的說(shuō)法通常假設(shè)劑量為 20mj/cm2，但晶圓廠往往使用更高。事實(shí)上，我們聽(tīng)說(shuō)三星在生產(chǎn)中甚至使用了高達(dá) 60mj/cm2的劑量，大多數(shù)研究論文也同樣使用了這么高的劑量。這種劑量水平將導(dǎo)致低得多的吞吐量數(shù)據(jù)。

在我們看來(lái)，KLA 在技術(shù)上的表達(dá)也不準(zhǔn)確。為了讓您體驗(yàn)一下，他們?cè)谧罱耐顿Y者日聲稱每個(gè)工藝節(jié)點(diǎn)的每個(gè)晶體管縮放成本、體積和設(shè)計(jì)數(shù)量。

首先說(shuō)一下成本。KLA 聲稱，從 2004 年到 2010 年，每個(gè)晶體管的成本每年下降 22%。他們說(shuō)，這種成本下降從 20nm 到 10nm 暫停了，從那時(shí)起，該行業(yè)恢復(fù)了規(guī)?；?，每個(gè)晶體管的成本下降了 23%。我們可以輕易從他們的圖表中跳出錯(cuò)誤，說(shuō)明 16nm 如何降低每個(gè)晶體管的成本，或者 7nm+ 是如何僅由單個(gè)華為芯片和單個(gè)加密貨幣挖掘 ASIC 提供的，但我們把它排除在外。

相反，讓我們關(guān)注最近歷史上每個(gè)晶體管成本的核心主張。我們將使用 Apple 芯片進(jìn)行芯片密度和成本估算，因?yàn)樗鼈兪求w積最大的芯片，最先引入新工藝技術(shù)，并在每個(gè)節(jié)點(diǎn)上實(shí)現(xiàn)最高密度。2017年，蘋果發(fā)布了搭載臺(tái)積電N10節(jié)點(diǎn)的A11 SoC。去年，Apple 發(fā)布了帶有 N5P 節(jié)點(diǎn)的 A15。如果 KLA 的說(shuō)法屬實(shí)，我們會(huì)看到每片晶圓的成本如下。

這意味著蘋果在 N5P 上的晶圓成本將遠(yuǎn)低于 10,000 美金。但我認(rèn)為所有人都會(huì)同意 N5P 成本遠(yuǎn)高于 KLA 所暗示的數(shù)字。此外，臺(tái)積電的 5nm 級(jí)節(jié)點(diǎn)仍然是今年最先進(jìn)的節(jié)點(diǎn)。他們收到了一些價(jià)格上漲。每個(gè)晶體管的成本肯定下降了，但速度很慢。

KLA 甚至在稍后的演示中不同意自己的觀點(diǎn)。他們特別聲稱半導(dǎo)體資本密集度在增加。

在同一個(gè)演示文稿中，KLA 在引入工藝節(jié)點(diǎn) 3 年后對(duì)設(shè)計(jì)開(kāi)始和每月晶圓也有一些不太正確的描述，這些數(shù)據(jù)也是可驗(yàn)證的。

10nm 對(duì)臺(tái)積電和三星來(lái)說(shuō)都是短暫的節(jié)點(diǎn)。它于 2017 年在 iPhone 等大批量消費(fèi)應(yīng)用中出貨。KLA 聲稱 10nm 在推出 3 年后與 16nm 的市場(chǎng)一樣大。但是按照臺(tái)積電自己的說(shuō)法，引入3年后的10nm基本上是不存在的。隨著產(chǎn)能轉(zhuǎn)換為（非 EUV）7nm，臺(tái)積電 10nm 營(yíng)收貢獻(xiàn)迅速下降。10nm 的少數(shù)領(lǐng)先移動(dòng)客戶在一年后轉(zhuǎn)向 7nm 的旗艦 SoC。

鑒于 16nm 是一個(gè)長(zhǎng)期節(jié)點(diǎn)，而 10nm 基本上只用于少數(shù)移動(dòng) SoC，很明顯 16nm 比 10nm 贏得了更多的設(shè)計(jì)勝利（design win）。我真的不明白 KLA 怎么會(huì)弄得這么錯(cuò)。

最后一個(gè)例子是東京電子。我們喜歡 Tokyo Electron 的演示文稿，因?yàn)樗鼈兺ǔ?huì)分享最具技術(shù)性的細(xì)節(jié)。他們也碰巧得到了最正確的技術(shù)細(xì)節(jié)。有趣的是，他們碰巧弄錯(cuò)了這個(gè)行業(yè)級(jí)別的財(cái)務(wù)細(xì)節(jié)。這可能是因?yàn)樗鼈冊(cè)谪?cái)務(wù)方面的優(yōu)化程度較低。例如，它們?cè)谧杂涩F(xiàn)金流轉(zhuǎn)換率方面落后于 Lam Research 和 Applied Materials。也許他們最近披露的缺陷是由于文化差異造成的。

在這張幻燈片上，沒(méi)有軸，但可以比較數(shù)字的大小。雖然我們不同意確切的數(shù)字，但一般來(lái)說(shuō)，DRAM 和 NAND 在方向上是正確的。資本支出幾乎與 DRAM 的密度一樣多，這導(dǎo)致 DRAM 的每比特成本不溫不火地下降。資本支出的增長(zhǎng)遠(yuǎn)低于 NAND 的密度增長(zhǎng)，這導(dǎo)致 NAND 的每比特成本下降得更快。

我們不同意這張幻燈片的方面是有關(guān)邏輯的增長(zhǎng)幅度。最奇怪的是，臺(tái)積電宣布他們打算在新竹 Fab 20 和臺(tái)南 Fab 18 的多個(gè)階段的 gigafabs (100k WSPM) 上花費(fèi)多少。半導(dǎo)體資本密集度上升。即使它是平的，從 7nm 到 5nm 到 3nm 的晶圓成本也得到了很好的反映。這意味著構(gòu)建下一代技術(shù) gigafab 的成本比他們描述的要高得多。

有人可能會(huì)爭(zhēng)辯說(shuō)你應(yīng)該考慮臺(tái)積電的利潤(rùn)率擴(kuò)張，但這僅僅意味著構(gòu)建下一個(gè)節(jié)點(diǎn)的 gigafab 的成本會(huì)更大。由于每個(gè)晶圓的成本主要由工具的總成本和與之相關(guān)的折舊組成，因此下一個(gè)節(jié)點(diǎn)所需的資本設(shè)備顯然顯著增加。與工具成本相比，電力、這些工具使用的化學(xué)品和原材料等消耗品以及人力資本都非常低。從 5nm 到 3nm 的工藝步驟數(shù)量增加了約 35% 至約 45%。這是所需工具數(shù)量的大幅增加。

簡(jiǎn)而言之，東京電子低估了未來(lái)工藝節(jié)點(diǎn)的資本密集度增加。不過(guò)，也許他們只是保守。