UCIe，困難重重

在單個(gè)封裝內(nèi)集成多個(gè)芯片越來(lái)越多地被視為擴(kuò)展摩爾定律的下一個(gè)演進(jìn)，但它也帶來(lái)了無(wú)數(shù)的挑戰(zhàn)——特別是在實(shí)現(xiàn)集成來(lái)自不同供應(yīng)商的即插即用小芯片的普遍接受的標(biāo)準(zhǔn)方面。

“在某些方面，人們已經(jīng)在這樣做了，”英特爾高級(jí)研究員兼 UCIe 聯(lián)盟主席 Debendra Das Sharma 說(shuō)道?！八麄儗⒍鄠€(gè)芯片放在同一個(gè)封裝上，我們幾十年來(lái)一直在這樣做，追溯到多芯片模塊(MCM)。如果你看看我們今天的主流 CPU，它們都是同一封裝上的多個(gè)芯片?！?/p>

然而，當(dāng)這些芯片具有不同的功能或來(lái)自不同的供應(yīng)商或代工廠(chǎng)時(shí)，將多個(gè)芯片組合在一個(gè)封裝中就會(huì)變得更加復(fù)雜。這就是像 UCIe 這樣的標(biāo)準(zhǔn)變得必要的地方。

“對(duì)于市場(chǎng)上的大多數(shù)多芯片產(chǎn)品，同一家公司正在設(shè)計(jì)和提供多個(gè)芯片，因此他們確切地知道它們?nèi)绾蜗嗷ネㄐ乓约叭绾蝿澐只騽澐中酒盇mkor產(chǎn)品營(yíng)銷(xiāo)和業(yè)務(wù)開(kāi)發(fā)高級(jí)總監(jiān)Vik Chaudhry 說(shuō)。“這使得理解一方如何與另一方交談變得更容易一些。UCIe 試圖做的是標(biāo)準(zhǔn)化多個(gè)供應(yīng)商之間的互連?！?/p>

雖然其他協(xié)議（例如 Bunch of Wires (BoW)）近年來(lái)取得了重大進(jìn)展并且仍在開(kāi)發(fā)中，但 UCIe 因其得到許多最大的芯片制造商的支持以及對(duì)所有主要封裝技術(shù)（包括有機(jī)基板、硅、中介層和 RDL 扇出）的支持而脫穎而出。

但向 UCIe 兼容性的轉(zhuǎn)變不僅僅需要在芯片創(chuàng)建過(guò)程中事后考慮。它需要從根本上轉(zhuǎn)變回繪圖板，其中兼容性必須被視為芯片的一個(gè)組成部分，而不是作為一種權(quán)宜的解決方案進(jìn)行改造。隨著該標(biāo)準(zhǔn)的發(fā)展，越來(lái)越明顯的是，為了讓小芯片真正擁抱 UCIe，必須從頭開(kāi)始重新構(gòu)思其設(shè)計(jì)藍(lán)圖。

“UCIe 是一種布局，”Chaudhry說(shuō)?！八窃O(shè)計(jì)出來(lái)的。但請(qǐng)記住，這些小芯片可以來(lái)自不同的晶圓廠(chǎng)節(jié)點(diǎn)。第一個(gè)可能是 5nm，另一個(gè)可能是 3nm，第三個(gè)可能是 14nm。您必須以某種方式將這些芯片連接在一起。您需要在運(yùn)行路線(xiàn)的空間大小方面保持兼容，這就是 UCIe 正在解決的問(wèn)題。”

向 UCIe 的過(guò)渡不僅僅是不同供應(yīng)商適應(yīng)新標(biāo)準(zhǔn)。它需要整個(gè)行業(yè)的制造商愿意將其設(shè)計(jì)和生產(chǎn)流程與通用協(xié)議保持一致，而該協(xié)議在許多方面仍在進(jìn)行中。

雖然人們普遍認(rèn)為小芯片加先進(jìn)封裝代表了摩爾定律擴(kuò)展的下一個(gè)演變，但缺乏完整定義的標(biāo)準(zhǔn)，再加上與現(xiàn)有技術(shù)集成的不確定性，意味著對(duì) UCIe 新設(shè)計(jì)的投資目前僅限于市場(chǎng)上最大的參與者。

“任何時(shí)候在基板或中介層上放置多個(gè)芯片都充滿(mǎn)挑戰(zhàn)，”Chaudhry 補(bǔ)充道。“當(dāng)我們看到人工智能出現(xiàn)時(shí)，我們看到許多供應(yīng)商在一個(gè)芯片上放置多個(gè)芯片，不僅僅是 3 或 4 個(gè)芯片，而是 8、10 或 12 個(gè)芯片。隨著同一中介層或基板上的芯片越來(lái)越多，復(fù)雜性呈指數(shù)級(jí)增長(zhǎng)。您還必須測(cè)試兩者之間的所有內(nèi)容，這會(huì)增加復(fù)雜性和成本。這對(duì)任何人來(lái)說(shuō)都是一個(gè)巨大的挑戰(zhàn)，目前世界上只有少數(shù)公司有能力投入這些資源和費(fèi)用來(lái)組建一條生產(chǎn)線(xiàn)?！?/p>

此外，UCIe 的采用仍然必須克服可擴(kuò)展性、與現(xiàn)有系統(tǒng)的兼容性以及確保成本影響不超過(guò)收益方面的重大障礙。

小芯片的演變

大型芯片制造商至少在最后幾個(gè)工藝節(jié)點(diǎn)上受到光罩區(qū)域尺寸的限制，這極大地限制了平面 SoC 上可填充的功能數(shù)量。如今，隨著節(jié)點(diǎn)縮小變得越來(lái)越昂貴且更具挑戰(zhàn)性，可用的最佳解決方案是將 SoC 分解為單獨(dú)的塊或小芯片。

“一旦芯片變得非常大，你就會(huì)遇到光罩的限制，”英特爾的 Das Sharma 說(shuō)道。“在那里你會(huì)看到很多人部署小芯片?；旧鲜菍⒍嘟M芯片封裝在一起以提供一組特定的功能?！?/p>

以每秒 50 Tb 的開(kāi)關(guān)為例，這正在挑戰(zhàn)光罩尺寸的極限。人們?cè)絹?lái)越需要剖析這些芯片的功能并將其分布到多個(gè)組件中。無(wú)論是 I/O、內(nèi)存還是 SRAM，關(guān)鍵在于戰(zhàn)略性地將 SoC 分解為更小的單元。這不僅使制造過(guò)程更加可行，而且還為更加創(chuàng)新和高效的設(shè)計(jì)架構(gòu)打開(kāi)了大門(mén)。

它還提供了一些直接的好處。較小的芯片比較大的芯片產(chǎn)量更高，這就是為什么 Xilinx 在 2012 年將其 28nm FPGA 分成四個(gè)不同的芯片，并通過(guò)中介層連接。它還提供了增長(zhǎng)空間，因?yàn)楦鱾€(gè)小芯片仍然遠(yuǎn)低于掩模版極限。

但所有早期的實(shí)現(xiàn)都是同質(zhì)的。它們都是由同一供應(yīng)商使用相同的工藝技術(shù)開(kāi)發(fā)的。先進(jìn)封裝的一大好處是能夠?qū)悩?gòu)小芯片組合在同一封裝中，從而允許在任何有意義的工藝節(jié)點(diǎn)上開(kāi)發(fā)模擬電路和不太重要的功能。這是當(dāng)今大型芯片制造商、代工廠(chǎng)和 OSAT 面臨的挑戰(zhàn)，而且這一挑戰(zhàn)尚未得到完全解決。

盡管如此，芯片行業(yè)在一件事上達(dá)成了共識(shí)。需要有一種通用方法將所有這些小芯片連接在一起，這就是 UCIe 的用武之地。

UCIe 標(biāo)準(zhǔn)

對(duì)支持 UCIe 的電氣特性達(dá)成共識(shí)就像用多種樂(lè)器編排一首交響樂(lè)，每種樂(lè)器都有自己的聲學(xué)特征。確保來(lái)自行業(yè)不同角落的小芯片能夠有效地連接和通信，需要彌合電壓電平、信號(hào)時(shí)序和配電方面的差距。

2022 年 3 月，UCIe 聯(lián)盟發(fā)布了 UCIe 1.0，其中包括標(biāo)準(zhǔn)化物理芯片到芯片接口的規(guī)范，旨在促進(jìn)小芯片之間的無(wú)縫通信，無(wú)論它們是在哪里制造或由誰(shuí)制造的。這些規(guī)范涵蓋了關(guān)鍵方面，例如電氣特性、物理尺寸以及確保不同芯片組件之間的兼容性和高效數(shù)據(jù)傳輸所需的協(xié)議。

“在 45 微米的先進(jìn)封裝中，這個(gè)數(shù)字相當(dāng)驚人，”Das Sharma 說(shuō)道?！耙悦棵朊科椒胶撩?188 GB 為起點(diǎn)，最高可達(dá)每秒每平方毫米 1.35 TB。人們甚至很難吸收并處理這種帶寬?！?/p>

UCIe 1.0 使用分層協(xié)議方法。物理層是協(xié)議棧的基礎(chǔ)，專(zhuān)門(mén)用于定義和管理電子信號(hào)，例如時(shí)鐘同步和鏈路訓(xùn)練，同時(shí)還納入了小芯片之間非數(shù)據(jù)交互所必需的邊帶通信通道。

UCIe 機(jī)制的核心是 Die-to-Die (D2D) 適配器。這個(gè)關(guān)鍵接口充當(dāng)看門(mén)人，管理鏈路狀態(tài)并促進(jìn)小芯片的協(xié)商參數(shù)，這對(duì)于建立可靠的小芯片通信至關(guān)重要。它可以選擇通過(guò)循環(huán)冗余校驗(yàn) (CRC) 和鏈路級(jí)重試功能等機(jī)制來(lái)擴(kuò)展數(shù)據(jù)完整性的保護(hù)。這不僅保證了高速數(shù)據(jù)傳輸?shù)臏?zhǔn)確性，還通過(guò)提供仲裁系統(tǒng)來(lái)協(xié)調(diào)不同的小芯片協(xié)議，使多個(gè)芯片能夠有效地交互。

“UCIe 在這方面非常靈活，”Chaudhry 說(shuō)?！八С?PCIe 協(xié)議、XML 協(xié)議或流媒體，因此您可以決定要支持哪種協(xié)議。它支持不同的數(shù)據(jù)速率。這是每個(gè)人都會(huì)支持的最低公分母。如果您采用 3nm 工藝，則可以支持更高的數(shù)據(jù)速率，但如果另一個(gè)小芯片位于不同的工藝節(jié)點(diǎn)，那么這兩個(gè)部分都將支持規(guī)范的基本最低公分母，然后您可以討論就這一點(diǎn)?！?/span>

UCIe 還采用了緩解互連缺陷的策略，例如固定故障和信號(hào)不連續(xù)性。UCIe 內(nèi)的規(guī)定包括實(shí)施輔助通道，提供一種在主通道發(fā)生故障時(shí)保持連接的方法。這種冗余通過(guò)提供容錯(cuò)和修復(fù)途徑來(lái)幫助維持系統(tǒng)功能。

UCIe 本身還支持 PCI Express (PCIe) 和 Compute Express Link (CXL) 等現(xiàn)有標(biāo)準(zhǔn)，通過(guò)利用這些完善的協(xié)議確保在整個(gè)行業(yè)引起廣泛的共鳴。UCIe 的分層方法還包含全面的使用模型。

2023 年 8 月，該聯(lián)盟發(fā)布了 UCIe 1.1 版本，將可靠性機(jī)制擴(kuò)展到更多協(xié)議并支持更多使用模型。這些增強(qiáng)不僅僅是增量的。它們面向汽車(chē)等關(guān)鍵領(lǐng)域，而汽車(chē)領(lǐng)域則傾向于小芯片。

從 UCIe 1.0 到 1.1 的演變顯而易見(jiàn)的一個(gè)關(guān)鍵領(lǐng)域是該標(biāo)準(zhǔn)的預(yù)防性監(jiān)控功能。UCIe 1.1 通過(guò)新的寄存器擴(kuò)展了協(xié)議，這些寄存器旨在捕獲詳細(xì)的眼裕度信息（查看寬度和高度），從而提供標(biāo)準(zhǔn)化的報(bào)告格式和主動(dòng)鏈路運(yùn)行狀況監(jiān)控。UCIe 1.1 沒(méi)有重新發(fā)明輪子，而是利用 1.0 版本中現(xiàn)有的周期性奇偶校驗(yàn) Flit 注入機(jī)制，通過(guò)新的錯(cuò)誤日志寄存器增強(qiáng)錯(cuò)誤檢測(cè)和報(bào)告功能。反過(guò)來(lái)，這可以改進(jìn)對(duì)鏈路修復(fù)必要性的評(píng)估。UCIe 1.1 還提供了合規(guī)性測(cè)試的增強(qiáng)功能。

另一個(gè)值得注意的方面是新用途的出現(xiàn)，特別是流協(xié)議。UCIe 1.0 對(duì)此類(lèi)協(xié)議的支持僅限于原始模式，而 UCIe 1.1 將 FDI 接口上芯片到芯片 (D2D) 適配器的實(shí)用性擴(kuò)展到流協(xié)議。此擴(kuò)展可實(shí)現(xiàn) CRC 重試電源管理功能的混合，并促進(jìn)多種協(xié)議的共存。

UCIe 1.1 還考慮了先進(jìn)封裝解決方案的成本優(yōu)化，以應(yīng)對(duì)不斷縮小的凸點(diǎn)間距和 3D 集成的出現(xiàn)。UCIe 1.1 中引入的額外列排列為混合匹配模具創(chuàng)造了更廣泛的機(jī)會(huì)。

“在小芯片環(huán)境中，芯片彼此非常接近，而且海岸線(xiàn)（shoreline）非常有限，”Chaudhry 說(shuō)。“連接芯片的空間有限，而引腳數(shù)量如何連接、彼此面對(duì)，這變得至關(guān)重要。這是 UCIe 正在解決的一件事。引腳位置應(yīng)該是什么？無(wú)論是 6 列、8 列還是 16 列，如何安排，以便當(dāng)一個(gè)供應(yīng)商具有 8 列配置時(shí)，他們可以與具有 12 列配置的供應(yīng)商進(jìn)行通信并進(jìn)行物理連接，而不僅僅是通過(guò)物理連接引腳方面，還有連接性和海岸線(xiàn)兼容性？”

互操作性設(shè)計(jì)

UCIe 的廣泛采用仍然存在許多技術(shù)障礙。其中包括對(duì)精確電氣一致性、可預(yù)測(cè)信號(hào)領(lǐng)域以及滿(mǎn)足各種節(jié)點(diǎn)和制造工藝的系統(tǒng)物理互連的需求。

“您還可以在其中安裝 HBM，與單個(gè) ASIC 相比，它可能非常高，”Amkor 的 Chaudhry 說(shuō)道。“你如何解決這些身高差異？當(dāng)您將不同的芯片和不同的小芯片放在一起時(shí)，會(huì)出現(xiàn)很多不同的問(wèn)題?！?/span>

熱管理也是高密度封裝的關(guān)鍵要素。不同的工藝節(jié)點(diǎn)不可避免地會(huì)呈現(xiàn)出不同的功率分布和散熱特性。彌合這些差距需要?jiǎng)?chuàng)新的熱分布方法和復(fù)雜的翹曲控制，以確保復(fù)雜模塊的結(jié)構(gòu)完整性和可靠的功能。

“熱學(xué)方面存在很多挑戰(zhàn)，”喬杜里補(bǔ)充道?！爱?dāng)您有來(lái)自不同工藝節(jié)點(diǎn)的兩個(gè)芯片時(shí)，如何確保有辦法均勻地耗散功率？這些是我們前進(jìn)過(guò)程中遇到的一些挑戰(zhàn)，目前還沒(méi)有通用的解決方案。這些都是該聯(lián)盟目前正在考慮的事情?！?/p>

持續(xù)發(fā)展

UCIe 聯(lián)盟的另一個(gè)目標(biāo)是確保今天開(kāi)發(fā)小芯片的任何人在五年后仍然能夠使用該設(shè)計(jì)，盡管標(biāo)準(zhǔn)在這段時(shí)間取得了進(jìn)展。

“它絕對(duì)會(huì)發(fā)展，”Chaudhry補(bǔ)充道。“PCI 也做了同樣的事情。他們現(xiàn)在是第 5 代或第 6 代。USB 也是如此，USB 4.0 即將推出。CXL 為 3.1。我們預(yù)計(jì) UCIe 也會(huì)發(fā)生同樣的事情。它將不斷改進(jìn)并提出我們的成員可以采用的新的、更靈活的解決方案?！?/p>

“參與的人越多，他們就越會(huì)開(kāi)始調(diào)整事情，”達(dá)斯·夏爾馬補(bǔ)充道。“其中有些不會(huì)成功，而有些卻會(huì)非常好。這是一個(gè)長(zhǎng)達(dá)數(shù)十年的旅程，關(guān)鍵是學(xué)習(xí)、適應(yīng)并繼續(xù)前進(jìn)?！?/p>

結(jié)論

UCIe 計(jì)劃旨在通過(guò)在 PCB 級(jí)模擬外圍組件互連 Express (PCIe) 的成功來(lái)徹底改變芯片封裝互連性。通過(guò)促進(jìn)芯片封裝內(nèi)的直接芯片間連接，UCIe 致力于大幅降低功耗、提高帶寬效率，并最終降低生產(chǎn)成本。

“UCIe 的好處在于它是一個(gè)開(kāi)放標(biāo)準(zhǔn)，”Chaudhry 說(shuō)?！翱偣灿写蠹s120名成員，他們都在一起工作。有六個(gè)不同的工作組，范圍從機(jī)械到電氣到安全到軟件和營(yíng)銷(xiāo)，他們?cè)陂_(kāi)發(fā)基于小芯片的設(shè)計(jì)時(shí)提出了新的東西。UCIe 1.0和1.1之間發(fā)生的很多事情基本上都是他們的投入造成的?！?/p>


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