HDLC的DSP與FPGA實現(xiàn)

　　用FPGA+DSP實現(xiàn)HDLC功能

　　對FPGA器件進行功能設計一般采用的是"Top to Down"("從頂到底")的方法，亦即根據要求的功能先設計出頂層的原理框圖，該圖通常由若干個功能模塊組成。再把各個模塊細化為子模塊，對較復雜的設計還可把各子模塊分成一層層的下級子模塊，各層的功能可以用硬件描述語言或電路圖來實現(xiàn)。

　　DSP的設計則是按軟件順序執(zhí)行的方法，主函數調用子函數，還可以把子函數分成下級子函數，目前的DSP設計軟件主要是用C語言來完成。

　　HDLC協(xié)議操作由FPGA、DSP共同完成：HDLC接收端：首先由FPGA來收數據，之后判斷幀頭“7E”及本機地址，如果是發(fā)給本機的數據，則對后續(xù)數據進行判斷，如果有5個連“1”且后一位數據為“0”則將其后的一個“0”刪除，刪零后將數據存入FIFO中，收到幀尾“7E”時給出收結束標志;然后由DSP讀收結束標志，如果標志為“1”讀空FIFO，清標志位，將數據內容進行CRC校驗。

　　HDLC發(fā)送端：首先由DSP將數據寫入FPGA的FIFO之后，DSP給出標志;FPGA收到標志后，先發(fā)送幀頭“7E” ，然后發(fā)送數據，如果數據中有5個連“1”則在其后插入1個“0”，數據發(fā)送結束后發(fā)送幀尾“7E”。

　　FPGA設計

　　FPGA中實現(xiàn)的主要是鏈路層協(xié)議完成HDLC數據接口的收發(fā)，并完成與DSP的數據交互，該電路由接口模塊interface、HDLC數據發(fā)送模塊transmitter和HDLC數據接收模塊receiver三部分組成。

　　FPGA接口模塊interface

　　interface模塊的主要功能是：DSP通過數據、地址總線和讀寫信號向FPGA讀寫并行數據。

　　在本例中數據總線的寬度取決于所使用的DSP的數據位。由于目前DSP處理器的多為64位或32位，而完成數據交互使用8位就夠了，因此這里采用8位的數據總線cpu_data[7..0]。地址總線包括譯碼選通發(fā)送FIFO和接收FIFO的寄存器地址，命令寄存器和狀態(tài)寄存器。

　　對于DSP來說，F(xiàn)PGA可以看成是一個普通芯片，通過片選CS/、讀寫信號RD/和WR/，就可以選中FPGA并對其進行讀寫操作。

　　當FPGA需要向DSP傳遞信息時，中斷信號輸出端interrupt/ 變?yōu)榈碗娖?，DSP響應后可到FPGA中的狀態(tài)寄存器去讀取詳細的中斷信息并做出相應的處理。

　　FPGA數據發(fā)送模塊HDLC_Send

　　HDLC_Send模塊的主要功能是：對HDLC產生內部數據發(fā)送時鐘tx_clk;鎖存DSP寫入FIFO的發(fā)送數據并按指定時序啟動發(fā)送;在發(fā)送數據段前加上"7E"起始標志;對發(fā)送的數據及CRC計算結果進行"插零"操作并附上"7E"結束標志把結果輸出(見圖1)。

　　txhdlc模塊由發(fā)送數據子模塊、標志數據插零子模塊及“7E”發(fā)送等模塊組成。

　　HDLC的數據發(fā)送時鐘tx_clk由外部輸入時鐘分頻得到，能以高于比特發(fā)送的速度執(zhí)行對內部操作。

　　待發(fā)送數據是由外DSP通過interface模塊寫入指定地址的緩沖存儲器的。在HDLC中，可以選用的緩沖存儲器類型有FIFO存儲器、DPRAM存儲器、移位寄存器等。在本設計中，發(fā)送數據的存儲使用的FIFO存儲器。使用這種寄存器的優(yōu)點是：只對一個FIFO入口地址進行操作，簡化FPGA設計。DSP向FPGA寫完數據后，向狀態(tài)寄存器寫標志，表示數據發(fā)完可以發(fā)送，

　　發(fā)送的數據CRC的計算結果附在數據后面，再經"插零"后附上"7E"標志就可輸出。發(fā)送數據子模塊監(jiān)視著每一個串行移出的數據，當發(fā)現(xiàn)數據流中出現(xiàn)5個連“1”時，就輸出控制信號1f_detect/ 暫停數據移位，此時子模塊zero_insert向數據流插入一個"0"比特。數據發(fā)送完畢后，“7E”發(fā)送子模塊發(fā)出"7E"作為結束標志，同時清除標志位。