HDLC的DSP與FPGA實(shí)現(xiàn)

　　FGPA數(shù)據(jù)接收模塊HDLC_Receiver

　　HDLC_Receiver模塊的主要功能是：接收HDLC數(shù)據(jù)和時(shí)鐘，并用時(shí)鐘采樣數(shù)據(jù);在接收的數(shù)據(jù)流中檢測有無“7E”及本機(jī)地址標(biāo)志，如果有則接收數(shù)據(jù)，當(dāng)檢測到數(shù)據(jù)流中有“1F”信號，并后一個(gè)數(shù)據(jù)是“0”時(shí)，對數(shù)據(jù)進(jìn)行“刪零”操作;對經(jīng)“刪零”后的數(shù)據(jù)寫入收FIFO;收到尾“7E”后，置收標(biāo)志位，向interface模塊發(fā)出rx_data_ready信號，當(dāng)DSP通過中斷接收到結(jié)束標(biāo)志后，讀入數(shù)據(jù)，清標(biāo)志位，檢查CRC校驗(yàn)值是否正確。

　　rxhdlc模塊由接收數(shù)據(jù)子模塊rx_data、標(biāo)志檢測子模塊7e_detector、數(shù)據(jù)刪零子模塊zero_delete等組成。對比HDLC_receive模塊和HDLC_Send模塊，雖然兩者一些子模塊的功能是相逆的，但原理類似，不再重復(fù)說明。在HDLC_Receiver模塊中采用了FIFO來作為HDLC接收數(shù)據(jù)緩存器，因此FPGA內(nèi)部收數(shù)據(jù)和DSP讀數(shù)據(jù)通過各自的讀寫口進(jìn)行。

　　FPGA中的接收超時(shí)判斷功能

　　當(dāng)由于意外情況在總線上出現(xiàn)不完整數(shù)據(jù)時(shí)，需對接收數(shù)據(jù)進(jìn)行超時(shí)判斷，已防止在收到幀頭“7E”后長時(shí)間未收到后續(xù)數(shù)據(jù)或尾“7E”時(shí)，死等數(shù)據(jù)，導(dǎo)致錯(cuò)判，使用的策略是：當(dāng)收到“7E”及本機(jī)地址后，啟動(dòng)計(jì)數(shù)器，計(jì)數(shù)時(shí)間長于最長幀一倍左右，如果從計(jì)時(shí)開始到計(jì)時(shí)結(jié)束未收到“7E”則判超時(shí)，重新接收數(shù)據(jù);而如果在計(jì)時(shí)時(shí)間內(nèi)收到“7E”則清零計(jì)數(shù)器，將數(shù)據(jù)存入收FIFO。

　　DSP軟件的內(nèi)容主要包括send模塊和receive模塊和CRC校驗(yàn)?zāi)K。

　　DSP功能

　　DSP中的功能主要分為HDLC接收，HDLC發(fā)送。

　　DSP中的HDLC接收

　　DSP從FPGA接收到完成收標(biāo)志后，接收數(shù)據(jù)，然后清FPGA標(biāo)志位，將接收到的數(shù)據(jù)進(jìn)行CRC校驗(yàn)后解幀，根據(jù)數(shù)據(jù)幀內(nèi)容完成相關(guān)操作。

　　DSP中的HDLC發(fā)送

　　DSP將數(shù)據(jù)發(fā)送給FPGA，發(fā)送結(jié)束后，置FPGA發(fā)送完成標(biāo)志位。DSP完成收數(shù)后還要進(jìn)行CRC校驗(yàn)及解幀等操作，這就要根據(jù)具體的協(xié)議進(jìn)行。

　　具體實(shí)現(xiàn)

　　根據(jù)上述設(shè)計(jì)方法，已成功地實(shí)現(xiàn)了HDLC電路的設(shè)計(jì)。設(shè)計(jì)輸入在Altera公司的Quartus 8.0版本及CCS 3.0的軟件平臺(tái)上進(jìn)行。首先考慮擬設(shè)計(jì)的電路需要多少內(nèi)部存儲(chǔ)器、工作速率多少、對外部處理器的接口有何要求等。根據(jù)這些考慮，以電路圖及DSP C語言結(jié)合的方法進(jìn)行設(shè)計(jì)輸入。對于時(shí)序電路，主要采用電路圖輸入的方法。

　　FPGA芯片選用的是Altera公司的ACEX 1K系列。該系列是Altera公司面向通信和消費(fèi)類數(shù)字產(chǎn)品推出的低功耗、高密度的高性能FPGA集成電路，具有可與ASIC相比擬的價(jià)位。DSP使用TI公司TMS320C5416，該芯片集成度高，結(jié)構(gòu)簡單，體積小可靠性高，價(jià)格低，可以裝入各種儀器儀表及控制裝置中，易于產(chǎn)品化。設(shè)計(jì)出的具有HDLC功能的FPGA芯片已應(yīng)用于導(dǎo)航設(shè)備樣機(jī)的有線通訊鏈路中，成功實(shí)現(xiàn)了雙向數(shù)據(jù)通信。

　　結(jié)語

　　基于軟件編程與FPGA來共同實(shí)現(xiàn)HDLC協(xié)議，方法靈活、速度快。適合于DSP+FPGA的數(shù)字硬件平臺(tái)的接口設(shè)計(jì)，實(shí)現(xiàn)后可靠有效。

　　參考文獻(xiàn)：

　　[1]張德民. 數(shù)據(jù)通信[M]. 北京：科學(xué)技術(shù)文獻(xiàn)出版社，1997

　　[2]ISO/IEC 3309: Information technology-Telecommunications and information exchange between systems-High-level data link control (HDLC) procedures-Frame structure, P.4. Switzerland: International Electrotechnical Commission, Jun 2002

　　[3]TMS320C5416 DSP design reference

　　[4]Altera Corporation. MAX+plus II, Version 10.0, Sep 2000

　　[5]Altera Corporation. ACEX 1K Programmable Logic Family Data Sheet, Altera Digital Library，Version 3，2001