模擬IC制程技術(shù)挑戰(zhàn)
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隨著終端產(chǎn)品朝向輕薄短小、低耗電和多功能整合三大趨勢(shì)發(fā)展，無(wú)論對(duì)影像、聲音、省電和體積小的質(zhì)量要求愈來(lái)愈高，模擬制程技術(shù)主要推動(dòng)力量在于分別就設(shè)計(jì)端和制程端來(lái)達(dá)成芯片的功能整合趨勢(shì)－這包含了模擬效能、成本以及Time-to-Market的完美平衡。使得系統(tǒng)在快速可靠的功能（數(shù)字與模擬）執(zhí)行下，同時(shí)滿足社會(huì)對(duì)于系統(tǒng)變得更小、更快、更省電和價(jià)格更低的期望。
綜觀模擬IC對(duì)質(zhì)量要求不外乎速度(Speed)、精準(zhǔn)(Precision)、功率消耗(Power consumption)、電壓控制能力(Voltage capability)、電流控制能力(Current capability)、可靠度(Reliability)和穩(wěn)定度(Stability) 等七個(gè)技術(shù)評(píng)估指針以及制造成本評(píng)估指針；并針對(duì)不同的應(yīng)用，特別要求其中一項(xiàng)或數(shù)項(xiàng)指針的性能。而鑒于數(shù)字技術(shù)的持續(xù)快速發(fā)展，如何使模擬IC跟上不斷提升的數(shù)字效能，以稱職地扮演其在系統(tǒng)內(nèi)的角色，便成為模擬IC供貨商的主要挑戰(zhàn)之一。這除了更創(chuàng)新的模擬產(chǎn)品設(shè)計(jì)外，未來(lái)模擬制程技術(shù)的進(jìn)步將扮演著更大的貢獻(xiàn)角色。
依據(jù)2004年版ITRS（International Technology Roadmap for Semiconductors） Update針對(duì)模擬IC所做的技術(shù)藍(lán)圖規(guī)劃中，點(diǎn)出未來(lái)模擬IC技術(shù)發(fā)展的方向在于持續(xù)克服下列挑戰(zhàn)：
首先是模擬與數(shù)字電路區(qū)塊整合時(shí)的隔離問(wèn)題。由于快速運(yùn)作的數(shù)字電路常會(huì)產(chǎn)生很強(qiáng)的噪聲，進(jìn)而對(duì)模擬訊號(hào)造成干擾；而除了訊號(hào)之外，模擬功能也常需處理電源，其電壓可能動(dòng)輒數(shù)十伏特，電流值則以安培計(jì)算，在這么高的功率水平之下，如無(wú)良好的隔離保護(hù)，稍一不慎即可能摧毀芯片上的邏輯甚至模擬電路。以現(xiàn)階段模擬制程技術(shù)仍無(wú)法有效對(duì)數(shù)字與模擬區(qū)塊隔離提出解決方案時(shí)，對(duì)于上述訊號(hào)干擾及電源隔離問(wèn)題似乎僅能透過(guò)設(shè)計(jì)端著手，憑借著設(shè)計(jì)者的經(jīng)驗(yàn)，采取較保守的區(qū)塊布置方式以降低可能的訊號(hào)干擾或是將組件與電源功能完全隔離。這些要求都讓芯片的整合問(wèn)題更復(fù)雜并增加了設(shè)計(jì)時(shí)間與芯片面積，直接提高了所需的成本。
其次是持續(xù)降低模擬電路的操作電壓。由于低電壓、低耗電量和更長(zhǎng)的電池壽命等可攜式產(chǎn)品應(yīng)用需求興起，為因應(yīng)各類消費(fèi)性電子產(chǎn)品對(duì)低耗電量和增加電池壽命等的嚴(yán)苛需求下，不論數(shù)字或模擬IC組件都朝向降低操作電壓以節(jié)省動(dòng)態(tài)能耗的方向前進(jìn)。尤其在今日的數(shù)字核心電壓已降至1.2 ~1V的情況下，模擬IC動(dòng)輒5V甚至12V的電壓需求便成為系統(tǒng)進(jìn)一步降低能耗的瓶頸，于是如何降低模擬電路的操作電壓便成為模擬制程的發(fā)展重點(diǎn)之一。由表一ITRS技術(shù)藍(lán)圖中針對(duì)組件操作電壓的趨勢(shì)分析中，模擬IC的操作電壓至2009年前希望能降至2.5-1.8V，2010年后甚至希望能進(jìn)一步降至1.8-1.2V；以配合終端產(chǎn)品愈來(lái)愈嚴(yán)格的消費(fèi)電力需求。
表一、ITRS對(duì)于組件操作電壓的技術(shù)藍(lán)圖
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時(shí)間 |
2003 |
2004 |
2005 |
2006 |
2007 |
2008 |
2009 |
2010 | |
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技術(shù)節(jié)點(diǎn) |
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hp90 |
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hp65 |
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hp45 | |
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操作電壓（V） |
數(shù)位 |
1.0 |
1.0 |
0.95 |
0.9 |
0.85 |
0.8 |
0.75 |
0.7 |
|
模擬 |
3.3-1.8 |
2.5-1.8 |
2.5-1.8 |
2.5-1.8 |
2.5-1.8 |
2.5-1.8 |
2.5-1.8 |
1.8-1.2 | |
資料來(lái)源：ITRS 2004 Update(2005/01) ；工研院IEK-ITIS計(jì)劃（2006/01）
不過(guò)即使如此，降低操作電壓對(duì)于模擬IC而言仍是一條極具挑戰(zhàn)性的任務(wù)。由于噪聲不會(huì)隨著電壓下降而減弱，因此模擬功能必須將操作電壓保持在一定水平以提供干凈模擬訊號(hào)所需要的電壓準(zhǔn)位，如何在降低工作電壓的同時(shí)仍能保持良好的信號(hào)噪聲比，將是制程技術(shù)發(fā)展時(shí)所需克服的問(wèn)題。
最后一項(xiàng)挑戰(zhàn)則是如何將先進(jìn)模擬功能成功地整合至以CMOS制程為主的數(shù)字芯片之內(nèi)，以達(dá)成系統(tǒng)單芯片（SoC）的目標(biāo)。不可諱言地，雖然現(xiàn)階段模擬制程仍是各擁山頭的局面，但CMOS制程挾著數(shù)字IC主流制程的地位，不論在技術(shù)發(fā)展進(jìn)程、晶圓廠產(chǎn)能供應(yīng)、設(shè)備及材料取得價(jià)格等方面，均較其它制程更具競(jìng)爭(zhēng)優(yōu)勢(shì)，實(shí)是未來(lái)持續(xù)降低芯片成本的不二選擇。故以長(zhǎng)期趨勢(shì)而言，在微處理器、內(nèi)存、混訊電路和射頻組件朝向所謂系統(tǒng)單芯片整合的趨勢(shì)下，欲同時(shí)達(dá)成高度整合效果及低廉成本的目標(biāo)，勢(shì)必仍需采用CMOS技術(shù)。雖然模擬電路初期采用CMOS制程仍不免在效能和噪聲方面有相當(dāng)疑慮，故目前一些高性能、高頻模擬組件仍采用BiCMOS或SiGe BiCMOS制程；但隨著CMOS制程快速發(fā)展，相關(guān)解決方案如SOI(Silicon-On-Insulator)、應(yīng)變硅(Srained Silicon)及新材料的相繼出現(xiàn)，均使得CMOS組件的模擬/射頻性能愈趨完善。展望未來(lái)，當(dāng)初以CMOS為基礎(chǔ)所延伸出的特殊制程（如BiCMOS），預(yù)計(jì)將于2007年一統(tǒng)，重新回歸CMOS制程本身(詳見(jiàn)圖一)，成為未來(lái)發(fā)展SoC（System on a Chip；系統(tǒng)單芯片）的完整制程平臺(tái)，此趨勢(shì)值得我模擬IC業(yè)者留意。
資料來(lái)源：ITRS 2004 Update (2005/01)；工研院IEK-ITIS計(jì)劃（2006/01） 圖一、模擬／混訊／射頻組件制程技術(shù)藍(lán)圖一覽
觀察整個(gè)模擬IC技術(shù)的走向，可發(fā)現(xiàn)CMOS制程的影響力逐漸增增強(qiáng)；尤其對(duì)于成本與體積敏感的消費(fèi)性電子，未來(lái)借著CMOS制程來(lái)整合數(shù)字與模擬組件以進(jìn)一步降低成本與體積將成為主流發(fā)展方向；是否能確實(shí)掌握CMOS制程的特性，將成為模擬IC設(shè)計(jì)業(yè)者未來(lái)產(chǎn)品競(jìng)爭(zhēng)的優(yōu)勢(shì)之一，建議我國(guó)業(yè)者應(yīng)詳加留意此趨勢(shì)，與代工業(yè)者密切合作，建立相關(guān)技術(shù)能量。
評(píng)論