賽靈思SSI技術(shù)為FPGA帶來全新密度、帶寬和功耗優(yōu)勢

　　賽靈思用一種創(chuàng)新方式將多種業(yè)經(jīng)驗(yàn)證的技術(shù)進(jìn)行優(yōu)化組合實(shí)現(xiàn)了該解決方案。通過將硅通孔 (TSV) 和微凸塊技術(shù)與其創(chuàng)新型 ASMBLTM 架構(gòu)完美組合，賽靈思正在構(gòu)建新系列 FPGA 產(chǎn)品，其容量、性能、功能和功耗特性足以應(yīng)對“可編程技術(shù)勢在必行”這一發(fā)展趨勢。圖 1 是由 4 個(gè) FPGA 芯片 Slice、硅中介層和封裝基片構(gòu)成的堆疊芯片頂視圖。賽靈思利用堆疊硅片互聯(lián)技術(shù)將增強(qiáng)型 FPGA 芯片 Slice 與無源硅中介層相集成，所開發(fā)出的堆疊芯片實(shí)現(xiàn)了成千上萬條芯片間連接，能夠提供超高芯片間互聯(lián)帶寬，功耗顯著下降，且時(shí)延僅為標(biāo)準(zhǔn)I/O的五分之一。

　　圖 1：基于堆疊硅片互聯(lián)技術(shù)的芯片頂視圖

　　硅中介層最初是針對各種芯片堆疊設(shè)計(jì)方法而開發(fā)的，具有模塊化設(shè)計(jì)靈活性和高性能集成度，適用于多種應(yīng)用。硅中介層相當(dāng)于硅片中一種微型電路板，其上并行放置多個(gè)芯片并相互連接。堆疊硅片互聯(lián)技術(shù)可以避免將多個(gè) FPGA 芯片上下堆疊帶來的功耗和可靠性問題。與有機(jī)或者陶瓷基片相比，硅中介層能夠提供更好的互聯(lián)幾何構(gòu)造(走線間距可縮小約 20 倍)，以提供器件規(guī)模的互聯(lián)層級，實(shí)現(xiàn)超過 1 萬條芯片間連接。

　　用帶微凸塊的 FPGA 芯片 Slice 實(shí)現(xiàn)堆疊硅片集成

　　賽靈思專有的 ASMBL架構(gòu)是賽靈思堆疊硅片互聯(lián)技術(shù)的基礎(chǔ)。ASMBL 架構(gòu)是一種由賽靈思 FPGA 構(gòu)建塊構(gòu)成的模塊化結(jié)構(gòu)。而這些構(gòu)建塊就是可以實(shí)現(xiàn)關(guān)鍵性功能的模塊，諸如可配置邏輯塊 (CLB)、block RAM、DSP Slice、SelectIOTM 接口以及串行收發(fā)器等。賽靈思工程師將這些模塊按分類組成模塊列，然后將這些列組合在一起就成了 FPGA。通過調(diào)整列的高度和排列方式，賽靈思工程師可以開發(fā)出各種具有不同邏輯、存儲器、DSP 和 I/O 資源數(shù)量及組合方式的FPGA(如圖 2 所示)。FPGA 中還包括其他模塊，諸如用于生成時(shí)鐘信號以及使用比特流數(shù)據(jù)對 SRAM 單元編程，完成器件配置，實(shí)現(xiàn)最終用戶所需功能。

　　圖 2：基于 ASMBL 架構(gòu)的 FPGA 結(jié)構(gòu)圖