基于DSP+FPGA的紅外圖像小目標(biāo)檢測(cè)系統(tǒng)設(shè)計(jì)

2 硬件系統(tǒng)結(jié)構(gòu)
在實(shí)時(shí)視頻處理系統(tǒng)中，底層算法的數(shù)據(jù)量大，運(yùn)算結(jié)構(gòu)相對(duì)比較簡(jiǎn)單，對(duì)速度有很高的要求，而高層處理算法控制結(jié)構(gòu)復(fù)雜，數(shù)據(jù)量較底層算法少，故本文采用FPGA+DSP的結(jié)構(gòu)。利用DSP實(shí)現(xiàn)目標(biāo)檢測(cè)的算法，可以提高運(yùn)行速度及便于調(diào)試和修改，FPGA實(shí)現(xiàn)整個(gè)系統(tǒng)的控制和圖像的基本預(yù)處理功能。整個(gè)系統(tǒng)的硬件結(jié)構(gòu)如圖3所示。

在系統(tǒng)設(shè)計(jì)中，DSP采用ADI公司通用浮點(diǎn)型TigerSHARC201，它擁有非常高的存儲(chǔ)寬度，支持32位和擴(kuò)展的40位浮點(diǎn)運(yùn)算，支持8、16、32、64位定點(diǎn)運(yùn)算。它擁有高達(dá)600 MHz的內(nèi)核時(shí)鐘速率，一個(gè)周期可以執(zhí)行4條指令，相當(dāng)于24次16 bit定點(diǎn)操作或者6次浮點(diǎn)操作。處理器的運(yùn)算流水是雙周期的，分支流水為2～6周期，鑒于此流水深度，它使用分支目標(biāo)緩沖(BTB)來(lái)減少分支延遲，其兩個(gè)相同的計(jì)算單元均支持浮點(diǎn)和定點(diǎn)運(yùn)算。每周期最多可執(zhí)行4個(gè)32-bit寬的指令，因此很容易實(shí)現(xiàn)高性能的應(yīng)用。
FPGA采用Altera公司的EP3C40F484C對(duì)視頻信號(hào)進(jìn)行預(yù)處理和整個(gè)系統(tǒng)的時(shí)序控制，它具有多達(dá)24 624個(gè)邏輯單元，具有129個(gè)兼容的LV-DS通道，每個(gè)通道數(shù)據(jù)率高達(dá)640 Mb／s，還有4個(gè)可編程鎖相環(huán)和8個(gè)全局時(shí)鐘線。另外此芯片的功耗較低，全局運(yùn)行時(shí)總功耗為300 mW左右。除此之外，F(xiàn)PGA作為系統(tǒng)的控制芯片還要為DSP及主機(jī)控制雙口SRAM接口、外部存儲(chǔ)器、視頻編碼器編碼等單元提供準(zhǔn)確的邏輯時(shí)序和可靠的驅(qū)動(dòng)電路。
2．1 視頻輸入和輸出模塊
采用解碼器SAA7111將攝像頭輸出的模擬視頻信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)。SAA7111是飛利浦公司推出的9位視頻解碼器，提供6路模擬輸入和2個(gè)增強(qiáng)型的模數(shù)轉(zhuǎn)換器。通過(guò)配置SAA7111將PAL制式的模擬基帶信號(hào)轉(zhuǎn)化為CCIR-656格式的UYVY信號(hào)，并將其送入FPGA中，進(jìn)行預(yù)處理。經(jīng)過(guò)預(yù)處理后的圖像數(shù)據(jù)再由FPGA重新打包成CCIR-656格式的數(shù)據(jù)送入到TS201的Link口。具體連接如圖4所示，VPO[0…7]沒(méi)有數(shù)據(jù)輸入，VPO[8…15]是數(shù)據(jù)輸出管腳與FPGA相連，時(shí)鐘同步信號(hào)TS201采用MDMA的方式將原始圖像信號(hào)存入SDRAM中，供目標(biāo)檢測(cè)算法使用。視頻輸出模塊采用視頻編碼器SAA7121，標(biāo)準(zhǔn)的UYVY數(shù)據(jù)從FPGA的引腳輸出，送到SAA7121的數(shù)據(jù)引腳，場(chǎng)、行同步信號(hào)分別接到FPGA的控制引腳上，通過(guò)行、場(chǎng)信號(hào)的控制，就能夠輸出顯示正確的視頻圖像。在SAA7111和SAA7121工作之前，都需要對(duì)這兩個(gè)芯片進(jìn)行配置，它們的配置的參數(shù)都是通過(guò)FPGA產(chǎn)生I2C總線來(lái)實(shí)現(xiàn)的。