基于DSP+FPGA的紅外圖像小目標(biāo)檢測(cè)系統(tǒng)設(shè)計(jì)

2．2 存儲(chǔ)模塊
TS201的片上存儲(chǔ)器分為兩個(gè)部分：每個(gè)內(nèi)核各使用100 KB的專用、高速L1存儲(chǔ)器；128 KB的大容量共享L2存儲(chǔ)器。通過(guò)EBIU接口外擴(kuò)SDRAM和Flash兩種存儲(chǔ)器。選取2片MT48L32M16A2來(lái)構(gòu)成SDRAM存儲(chǔ)器，圖像處理數(shù)據(jù)和圖像處理中間結(jié)果可存儲(chǔ)在SDRAM中。系統(tǒng)擴(kuò)展64 MB的Flash，選用S29GL064M90T，主要存放DSP內(nèi)核程序。
FPGA的存儲(chǔ)系統(tǒng)：選取2片IS61LV10248來(lái)構(gòu)成SRAM存儲(chǔ)器，主要用于存儲(chǔ)從SAA7111傳輸?shù)?a class="contentlabel" href="http://butianyuan.cn/news/listbylabel/label/FPGA">FPGA的數(shù)據(jù)，根據(jù)視頻數(shù)據(jù)的奇偶場(chǎng)的關(guān)系，在數(shù)據(jù)的存取過(guò)程中采用乒乓存取方式，當(dāng)SRAM1存儲(chǔ)數(shù)據(jù)的時(shí)候，FPGA從SRAM2讀取數(shù)據(jù)，傳給SAA7121做為顯示使用，當(dāng)SRAM2存儲(chǔ)數(shù)據(jù)的時(shí)候，F(xiàn)PGA從SRAM1讀取數(shù)據(jù)，傳給SAA7121做為顯示使用，同時(shí)通過(guò)對(duì)讀時(shí)鐘和讀范圍的控制，可以控制圖像的現(xiàn)實(shí)范圍和現(xiàn)實(shí)方式。具體硬件連接結(jié)構(gòu)如圖5所示。

2．3 DSP雙核以及FPGA之間的通信
在本系統(tǒng)中，涉及到TS201兩個(gè)核之間的通信以及TS201與FPGA之間的通信。FPGA給DSP提供預(yù)處理之后的圖像數(shù)據(jù)，DSP根據(jù)提供的圖像數(shù)據(jù)進(jìn)行目標(biāo)檢測(cè)算法，并將檢測(cè)之后的坐標(biāo)數(shù)據(jù)傳輸?shù)紽PGA，F(xiàn)PGA將坐標(biāo)信息疊加到原始圖像后送給SAA7121顯示。常見(jiàn)的雙核通信主要采用中斷、輪詢兩種通信方式。中斷是利用兩個(gè)核的中斷機(jī)制來(lái)實(shí)現(xiàn)FPGA與DSP之間的通信；輪詢是通過(guò)在雙核的共享寄存器里設(shè)置一些信號(hào)量，供雙核通信與訪問(wèn)。考慮到本系統(tǒng)的應(yīng)用條件，采用輪詢的通信方式，DSP的異步存儲(chǔ)器的地址空間映射到FPGA，通過(guò)FPGA操作數(shù)據(jù)線和地址線，即可完成FPGA與DSP之間的數(shù)據(jù)交互。
2．4 系統(tǒng)工作流程
整個(gè)系統(tǒng)的工作流程為：由CCD采集視頻模擬信號(hào)，經(jīng)過(guò)可編程視頻解碼處理器SAA7111解碼后輸出場(chǎng)同步、行同步、像素時(shí)鐘和位寬為16 bit的數(shù)字圖像信號(hào)，并將信號(hào)送入FPGA中，在FPGA中對(duì)送來(lái)的數(shù)據(jù)做緩存，預(yù)處理，再通過(guò)與TS201連接的雙向LINKPORT，把圖像數(shù)據(jù)實(shí)時(shí)地導(dǎo)入DSP中，在DSP中運(yùn)行檢測(cè)算法，得到被檢測(cè)目標(biāo)的正確坐標(biāo)，DSP把目標(biāo)的坐標(biāo)信息返回到FPGA中，F(xiàn)PGA根據(jù)坐標(biāo)信息在原始圖像上標(biāo)示出目標(biāo)的位置，最后將處理后的圖像信號(hào)傳給可編程視頻編碼器SAA7121進(jìn)行編碼實(shí)現(xiàn)D／A轉(zhuǎn)換，輸出模擬視頻，并把檢測(cè)結(jié)果顯示在視頻顯示設(shè)備上。

3 結(jié)論
首先研究了形態(tài)學(xué)Top-hat算子，并利用Top-hat算子進(jìn)行背景抑制，同時(shí)，采用最大類間方差法獲得圖像的閾值，分割背景和目標(biāo)，實(shí)現(xiàn)小目標(biāo)檢測(cè)，通過(guò)仿真實(shí)驗(yàn)發(fā)現(xiàn)，這種方法能夠在一定程度上減少實(shí)際檢測(cè)中的虛警率，增加目標(biāo)檢測(cè)的準(zhǔn)確性。
利用DSP+FPGA的系統(tǒng)架構(gòu)設(shè)計(jì)了實(shí)現(xiàn)算法的硬件平臺(tái)，這種結(jié)構(gòu)在一定程度上可以滿足實(shí)時(shí)性和靈活性的要求，具有很強(qiáng)的通用性和可擴(kuò)展性。并在設(shè)計(jì)中采用了模塊化設(shè)計(jì)，這樣的設(shè)計(jì)便于集中控制，能夠節(jié)省程序運(yùn)行時(shí)間。