基于ADSP-TS201S的多DSP并行系統(tǒng)設(shè)計
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5 系統(tǒng)軟件設(shè)計
由于系統(tǒng)硬件是基于DSP+FPGA的結(jié)構(gòu)，相應(yīng)的軟件也分為兩個功能模塊。FPGA主要完成整個系統(tǒng)的數(shù)據(jù)傳輸邏輯控制，因此FPGA具體的處理流程嵌套在DSP的信號處理流程中。4片DSP主要完成信號的處理，大致的系統(tǒng)設(shè)計流程如圖3所示。本文引用地址：http://butianyuan.cn/article/151299.htm
4片DSP并行工作時，總線仲裁策略指定DSPl為主處理器，由它完成系統(tǒng)的初始化、數(shù)據(jù)程序配置、與CPCI工控機主機通信等，并參與運算工作。當(dāng)系統(tǒng) 接收到數(shù)據(jù)時，首先判斷信號的傳輸方式，若是并行信號，由FPGA進(jìn)行相應(yīng)處理后寫入FIFO中，同時通過外部中斷告知DPS-l，隨即DSPl發(fā)出中斷 申請，總線仲裁令DSP1獲得總線控制權(quán)，讀取FIFO中的數(shù)據(jù)并轉(zhuǎn)存至公共存儲區(qū)；然后DSP1通過LINK口與其他DSP通信，進(jìn)行任務(wù)分配，其他 DSP依次循環(huán)獲得總線控制權(quán)，讀取數(shù)據(jù)進(jìn)行處理然后再存入存儲區(qū)；最后，由DSP4控制將存儲區(qū)里的數(shù)據(jù)寫入FIF-O，同時通知FPGA讀取并完成時 序轉(zhuǎn)換后傳輸?shù)絇CI9656，由PCI9656將數(shù)據(jù)傳輸?shù)紺PCI總線，完成這一幀數(shù)據(jù)的處理。若系統(tǒng)接收到的數(shù)據(jù)是由J3口傳輸來的串行信號，則先 由DSP2發(fā)出中斷申請，總線仲裁令DSP2獲得總線控制權(quán)，將接收到的數(shù)據(jù)轉(zhuǎn)存至公共存儲區(qū)；然后通過同樣的方式在4片DSP間進(jìn)行任務(wù)分配和處理，由 DSP4寫入FIFO，最后由FPGA和PCI9656聯(lián)合將數(shù)據(jù)傳輸?shù)紺PCI總線，完成串行信號的處理。
6 結(jié)語
本文介紹了一種基于PFGA的多DSP并行處理系統(tǒng)的設(shè)計，重點對DSP并行結(jié)構(gòu)設(shè)計進(jìn)行了分析，并介紹了FPGA設(shè)計和外部設(shè)備接口設(shè)計。實際應(yīng)用表 明，該多DSP并行處理系統(tǒng)應(yīng)用于寬帶雷達(dá)信號處理時，能夠滿足任務(wù)中的各項指標(biāo)，還能完成設(shè)計外的其他功能，并且易于控制，穩(wěn)定可靠。本文提供的系統(tǒng)設(shè) 計方案能夠為處理寬帶雷達(dá)信號的其他研究人員提供一定的參考。
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