音頻信號(hào)數(shù)字化光纖傳輸實(shí)驗(yàn)儀信道的設(shè)計(jì)與實(shí)現(xiàn)

2．5 信號(hào)的接收及處理
2．5．1 光／電轉(zhuǎn)換模塊
該實(shí)驗(yàn)裝置以單纖進(jìn)行信號(hào)傳輸，光信號(hào)傳輸到接收裝置后，需要還原為電信號(hào)，即差分電壓數(shù)據(jù)流。采用型號(hào)為HNMS-XEMC41XSC20，工作波長在T1310nm／R1550nm的單纖雙向一體化收發(fā)模塊，將光信號(hào)轉(zhuǎn)換為電信號(hào)。轉(zhuǎn)換后的差分信號(hào)由RD+和RD-輸出，電路如圖7所示。

2．5．2 串并轉(zhuǎn)換
串并轉(zhuǎn)化裝置采用與發(fā)送器中的串化器SN65LV1023A相匹配的解串器SN65LV1224A。發(fā)送器中的串化器將10位的并行數(shù)據(jù)轉(zhuǎn)換為串行的差分?jǐn)?shù)據(jù)流，因此在接收器中需用相應(yīng)的解串器將串行差分?jǐn)?shù)據(jù)流還原為并行數(shù)據(jù)。
SN65LV1224A內(nèi)部有鎖相環(huán)，在接收數(shù)據(jù)流時(shí)可以根據(jù)數(shù)據(jù)的頻率自行匹配接收時(shí)鐘，外界只需為其提供參考時(shí)鐘。此處參考時(shí)鐘選為18．432 MHz，由FPGA控制部分提供。芯片還匹配了與解串后的數(shù)據(jù)同步的時(shí)鐘，以助于轉(zhuǎn)換后的并行數(shù)據(jù)輸出。為了保證音頻信號(hào)的連續(xù)性和實(shí)時(shí)性，需避免芯片處于省電模式或高阻模式。因此PWRDN和REN需接高電平。RCLK-R／F接高電平，即選擇時(shí)鐘上升沿輸出數(shù)據(jù)電路如圖8所示。

該組芯片有兩種同步方式：快速同步和隨機(jī)同步?？焖偻绞怯纱靼l(fā)送一組由連續(xù)的6個(gè)“1”和“0”組成的同步信號(hào)，解串器收到信號(hào)后鎖定數(shù)據(jù)時(shí)鐘，鎖定完成之前LOCK保持高電平，同步完成后跳變?yōu)榈碗娖?。同步信?hào)的發(fā)送是由串化器的SYNC1和SYNC2控制的，只要兩者之一置高電平持續(xù)時(shí)間超過6個(gè)時(shí)鐘周期，串化器就開始連續(xù)發(fā)送同步信號(hào)。快速同步具有快速準(zhǔn)確的優(yōu)點(diǎn)，但在長距離的信號(hào)傳輸中，光纖只傳遞數(shù)據(jù)，無法很好的傳遞串化器和解串器的SYNC和LOCK信號(hào)。因此采用隨機(jī)同步方式。
隨機(jī)同步方式串化器不需發(fā)送同步信號(hào)，解串器直接對數(shù)據(jù)流進(jìn)行鎖定，實(shí)現(xiàn)同步，鎖定丟失后，解串器會(huì)重新鎖定時(shí)鐘。將LOCK接到FPGA以進(jìn)行實(shí)時(shí)控制。
2．6 D／A轉(zhuǎn)換及視頻信號(hào)輸出
D／A轉(zhuǎn)化部分采用Cirrus Logic公司出品的專業(yè)音頻信號(hào)處理芯片CS4334。其具有完善的立體聲DAC系統(tǒng)，抗干擾能力強(qiáng)，失真噪聲小，采用單電壓+5 V電源，電路如圖9所示。

芯片具有兩種時(shí)鐘模式，即外部串行時(shí)鐘模式和內(nèi)部串行時(shí)鐘模式。當(dāng)芯片工作在外部串行時(shí)鐘模式下時(shí)，去加重濾波器不能被訪問，且外部串行時(shí)鐘易被干擾，故本裝置設(shè)計(jì)時(shí)采用了內(nèi)部串行時(shí)鐘模式。串行時(shí)鐘SCLK在內(nèi)部產(chǎn)生，并與主時(shí)鐘MCLK(18．432 MHz)、采樣時(shí)鐘RLCK(96 KHz，由FPGA分頻產(chǎn)生)同步。信號(hào)經(jīng)數(shù)模轉(zhuǎn)化后，分別由AOUTL和AOUTR輸出左右聲道模擬信號(hào)，經(jīng)低通濾波后輸出，由于滿量程時(shí)信號(hào)最大輸出可達(dá)3．5 V，且裝置可通過外接放大器進(jìn)行聲音信號(hào)的放大，故在本設(shè)計(jì)中未進(jìn)行音頻信號(hào)的放大處理。