一種雷達(dá)通用信號(hào)處理系統(tǒng)的實(shí)現(xiàn)與應(yīng)用

資源使用：在FPGA需要完成的功能為兩路信號(hào)的DDC、低通濾波，以及與DSP的數(shù)據(jù)通信。其中在做DDC時(shí)為了便于測(cè)試在FPGA內(nèi)部有Mat-lab產(chǎn)生的兩組數(shù)據(jù)分別作和差兩路數(shù)據(jù)的內(nèi)部源數(shù)據(jù)。與DSP交互部分無(wú)論是總線傳輸還是鏈路口傳輸均與連續(xù)波雷達(dá)信號(hào)處理實(shí)現(xiàn)方法一致，在此不再贅述(假設(shè)FPGA到DSP傳輸數(shù)據(jù)為1 024個(gè)復(fù)數(shù))。則在FPGA中占用的主要資源如表3所示。

在DSPA和DSPD中以乒乓方式接收FPGA的數(shù)據(jù)完成數(shù)據(jù)的定浮轉(zhuǎn)換，脈沖壓縮和MTI。其中脈沖壓縮采用頻域脈壓的方式，然后對(duì)脈壓結(jié)果作MTI，采用四脈沖對(duì)消。在DSPB和DSPC中要完成數(shù)據(jù)的MTD，MOD，CFAR，最后在DSPC中實(shí)現(xiàn)測(cè)角，最終將目標(biāo)數(shù)據(jù)結(jié)果傳輸給FPGA。這些功能的實(shí)現(xiàn)與連續(xù)波雷達(dá)實(shí)現(xiàn)這些功能方法相同，在此不再贅述。則在DSP中所占用的資源如表4所示。

2．3 幾個(gè)重要模塊的速度
在實(shí)時(shí)信號(hào)處理系統(tǒng)中，系統(tǒng)的速度至關(guān)重要，本文所介紹的平臺(tái)在各個(gè)接口及模塊上均能達(dá)到不錯(cuò)的速率。
(1)FPGA與DSP總線傳輸速率。
在本系統(tǒng)中總線傳輸可以采取流水協(xié)議，零等待周期的配置，這樣總線速度可以達(dá)到DSP SCLK的速度，在本系統(tǒng)中為50 MHz×64 bit的速率。
(2)FPGA與DSP鏈路口傳輸速率。
在本系統(tǒng)中鏈路口采取四位模式，則鏈路口可以配置成150 MHz，300 MHz，400 MHz，600 MHz。經(jīng)過(guò)測(cè)試，F(xiàn)PGA與DSP之間的鏈路口速度可以達(dá)到400 MHz×4 bit的完美無(wú)錯(cuò)傳輸。
(3)DSP與DSP鏈路口傳輸速率。
經(jīng)過(guò)測(cè)試，DSP與DSP之間的鏈路口速度可以達(dá)到600 MHz×4 bit的無(wú)錯(cuò)傳輸。以上幾個(gè)速率為數(shù)據(jù)傳輸十分重要的幾個(gè)接口的速度，通過(guò)測(cè)試數(shù)據(jù)可知，系統(tǒng)可以達(dá)到較高的，完全可以滿足信號(hào)實(shí)時(shí)性的要求。

3 結(jié)束語(yǔ)
針對(duì)當(dāng)前FPGA+DSP的信號(hào)處理平臺(tái)現(xiàn)狀，提出一種通用的硬件結(jié)構(gòu)，該結(jié)構(gòu)不僅將兩種處理器的優(yōu)點(diǎn)集于一身，兼顧速度和靈活性而且可以應(yīng)用在不同雷達(dá)信號(hào)處理系統(tǒng)中，具有很強(qiáng)的通用性。分別介紹了此平臺(tái)在連續(xù)波雷達(dá)以及脈沖雷達(dá)中的一種應(yīng)用，并且這些方法已經(jīng)成功應(yīng)用于雷達(dá)信號(hào)處理機(jī)中。除了文中列舉的方法外由于本結(jié)構(gòu)硬件連通的靈活性，本結(jié)構(gòu)可以根據(jù)需要應(yīng)用于各種雷達(dá)處理系統(tǒng)中。