利用串行RapidIO實(shí)現(xiàn)FPGA協(xié)處理

SRIO系統(tǒng)應(yīng)用實(shí)例

　　1.嵌入式系統(tǒng)：像x86這樣的CPU結(jié)構(gòu)是針對那些無需進(jìn)行大量乘法運(yùn)算的一般應(yīng)用優(yōu)化過的相比而言，DSP結(jié)構(gòu)則是針對包括濾波、FFT、矢量乘法和查找以及圖像或視頻分析等信號處理操作優(yōu)化過的

　　因此，同時(shí)采用CPU和DSP的嵌入式系統(tǒng)可以輕松利用通用處理器和信號處理器兩種結(jié)構(gòu)的優(yōu)勢圖6給出了一個(gè)此類系統(tǒng)的例子，其中同時(shí)包含FPGA、CPU和DSP架構(gòu)

　　　　　 圖6：基于CPU的高性能DSP子系統(tǒng)

　　在高端DSP中，串行RapidIO已成為主流數(shù)據(jù)互連方式x86 CPU中主要的數(shù)據(jù)互連則采用PCI Express實(shí)現(xiàn)如圖6所示，對FPGA進(jìn)行一些簡單的配置，就能用它調(diào)整DSP應(yīng)用的規(guī)模，和/或橋接幾種完全不同的互連標(biāo)準(zhǔn)(如PCI Express 和串行RapidIO)

　　在該系統(tǒng)中，管理PCI Express系統(tǒng)的是Root Complex芯片組，SRIO系統(tǒng)則受一塊DSP管理PCIe的32/64位地址空間(基地址)可自動映射至34/66位SRIO地址空間(基地址)PCIe應(yīng)用程序通過內(nèi)存或I/O讀寫與Root Complex芯片組通信這些事務(wù)均可通過流寫入、原語和確認(rèn)讀/寫事務(wù)(SWRITEs ATOMIC NREADs NWRITE/NWRITE_Rs)等I/O操作輕松映射至SRIO空間

　　在Xilinx的FPGA中設(shè)計(jì)此類橋接功能非常簡單，因?yàn)镻CI Express的后端接口和串行RapidIO端點(diǎn)的功能模塊是類似的分組隊(duì)列模塊隨后就可以實(shí)現(xiàn)從PCIe到SRIO或從SRIO向PCIe的轉(zhuǎn)換，從而在這兩個(gè)協(xié)議域之間建立數(shù)據(jù)流

　　2.DSP處理應(yīng)用：在那些DSP處理是主要架構(gòu)要求的應(yīng)用中，系統(tǒng)結(jié)構(gòu)可按圖7所示方式設(shè)計(jì)

　　　　　　　 圖7：需要強(qiáng)大DSP處理能力的器件

Xilinx Virtex-5 FPGA在該系統(tǒng)中就可用作其他DSP器件的協(xié)處理器如果用SRIO進(jìn)行數(shù)據(jù)互連，這整套DSP系統(tǒng)方案還可輕松實(shí)現(xiàn)調(diào)整這樣的方案具備可擴(kuò)展性，適應(yīng)未來的發(fā)展，而且還能以多種外形尺寸實(shí)現(xiàn)

　　當(dāng)需要強(qiáng)大DSP功能的應(yīng)用還需要進(jìn)行快速大量的復(fù)雜運(yùn)算或數(shù)據(jù)處理時(shí)，可以將這些處理任務(wù)卸載至x86 CPU中去運(yùn)行Xilinx Virtex-5 FPGA允許對PCIe子系統(tǒng)和SRIO結(jié)構(gòu)進(jìn)行橋接，從而實(shí)現(xiàn)高效的功能卸載

　　3. 基帶處理系統(tǒng)

隨著3G網(wǎng)絡(luò)快速成熟，OEM廠商將會采用新的外形尺寸的器件和設(shè)備來減少容量和覆蓋方面的問題，使用SRIO并基于FPGA的DSP架構(gòu)正是應(yīng)對此類挑戰(zhàn)的絕佳方案傳統(tǒng)DSP系統(tǒng)也可重新調(diào)整為這種快速低功耗的基于FPGA的結(jié)構(gòu)，以便充分利用FPGA的可調(diào)整性優(yōu)勢

　　在此類系統(tǒng)中，如圖8所示，F(xiàn)PGA可以在滿足天線業(yè)務(wù)線速處理要求的同時(shí)通過SRIO為其他系統(tǒng)資源提供連接而由于串行RapidIO協(xié)議提供的速度和帶寬均很高，所以那些內(nèi)部固有低速并行連接的現(xiàn)存?zhèn)鹘y(tǒng)DSP應(yīng)用要移植到這類系統(tǒng)中也很簡單

　　　　　　　　　 圖8：基帶處理

本文小結(jié)

串行RapidIO正在越來越多的新應(yīng)用中嶄露頭角，特別是在采用DSP的有線和無線應(yīng)用中在Xilinx器件中實(shí)現(xiàn)串行RapidIO主要有以下優(yōu)勢：
1. Xilinx提供了完整的SRIO端點(diǎn)方案；
2. 可利用同樣的軟、硬件結(jié)構(gòu)，通過靈活的調(diào)整，實(shí)現(xiàn)不同類型的產(chǎn)品；
3. 由于Xilinx器件采用了新型GTP收發(fā)機(jī)和65nm 技術(shù)，因此功耗很低；
4. 通過CoreGen GUI 可實(shí)現(xiàn)方便的可配置性和靈活性；
5. 由于業(yè)界領(lǐng)先的廠商都有器件支持SRIO連接，因而硬件互通性有保證；
6. 可通過使用PCIe和TEMAC等集成IO模塊實(shí)現(xiàn)系統(tǒng)集成，從而降低系統(tǒng)整體成本