鋰離子電池管理芯片的研究及其低功耗設(shè)計(jì) ― 數(shù)模混合電路的低功耗設(shè)計(jì)方法(一)

這種有選擇地關(guān)斷空閑的子系統(tǒng)，降低功耗的效果十分顯著，如在PC系統(tǒng)級(jí)功耗管理中，最常見的是將無(wú)執(zhí)行任務(wù)的硬盤和顯示器關(guān)斷以節(jié)省功耗。

這種方案的局限性在于，在功耗狀態(tài)切換過程中，通常有延遲，喚醒處于睡眠狀態(tài)的子系統(tǒng)也需要更多的能量。因此，DPM技術(shù)需要解決以下問題：一是何時(shí)將子系統(tǒng)關(guān)斷，關(guān)斷多久;二是是否值得關(guān)斷，即恢復(fù)狀態(tài)是否需要更多的能量。這些都是判決策略需要研究的內(nèi)容，目前最常用的方法可分為三種：基于超時(shí)(Timeout)的方法、基于預(yù)估算(Predictive)的方法、基于隨機(jī)理論(Stochastic)的方法。

和上述改變子系統(tǒng)的功耗狀態(tài)不同，動(dòng)態(tài)電壓等比例變化(Dynamic Voltage Scaling， DVS)技術(shù)是根據(jù)系統(tǒng)的工作狀態(tài)，基于區(qū)間(Interval-based)或基于線程(Thread-based)來預(yù)測(cè)系統(tǒng)負(fù)載[33，34]，動(dòng)態(tài)地改變系統(tǒng)的工作電壓。動(dòng)態(tài)電壓和頻率等比例變化(Dynamic Voltage and Frequency Scaling)技術(shù)則是同時(shí)改變工作電壓和頻率，獲得最低的系統(tǒng)功耗。

和靜態(tài)低功耗設(shè)計(jì)相比，DPM技術(shù)由于要預(yù)測(cè)系統(tǒng)和負(fù)載、系統(tǒng)和電源的關(guān)系，動(dòng)態(tài)地調(diào)整工作狀態(tài)、電壓和頻率，對(duì)系統(tǒng)工作狀態(tài)的建模、預(yù)測(cè)算法都更復(fù)雜，有更多的工作急待開展，但是可以肯定的是，DPM技術(shù)降低功耗的效果也更顯著。

2寄存器傳輸級(jí)

作為綜合(排序和分配)的高層次結(jié)構(gòu)，RTL層次將包含一個(gè)控制部分(也稱控制器)和一個(gè)操作部分(也稱數(shù)據(jù)通路)，如圖2.1. 3所示。

數(shù)據(jù)通路以寄存器為特征，而控制器是由組合邏輯來實(shí)現(xiàn)，因此，RTL級(jí)低功耗設(shè)計(jì)的對(duì)象將是時(shí)序和組合邏輯，這可以采用硬件描述語(yǔ)言VHDL和VERILOG來實(shí)現(xiàn)。另外，RTL的抽象層次決定了它不可能涉及電源電壓和電容，因此降低功耗的途徑主要是降低開關(guān)活動(dòng)因子，即減小寄存器和組合邏輯的跳變頻率。

1)操作數(shù)

在RTL層次，操作數(shù)分離(Operand Isolation )是針對(duì)組合邏輯最常用的低功耗技術(shù)，其本質(zhì)是在組合邏輯模塊間加入一個(gè)鎖存器，當(dāng)鎖存器的使能無(wú)效時(shí)，寄存器保存值不加以更新，組合路徑被隔斷[36，37]。只有在進(jìn)行有效運(yùn)算時(shí)，組合邏輯才有耗能的跳變產(chǎn)生，這樣便降低了此模塊的功耗。

操作數(shù)變形(Operand Transformation)有時(shí)也稱為數(shù)據(jù)通路的重排序，即是指在不影響邏輯功能的條件下，以翻轉(zhuǎn)頻率最低為策略，對(duì)電路單元重新排序來降低功耗的技術(shù)。

2)門控時(shí)鐘技術(shù)

目前，門控時(shí)鐘(Clock-gated)技術(shù)被認(rèn)為是最有效的降低功耗的方法之一，所控制的對(duì)象不僅可以是寄存器、鎖存器、時(shí)鐘產(chǎn)生電路等，甚至還可以利用門控時(shí)鐘分布來控制子系統(tǒng)。

以寄存器為例，門控時(shí)鐘的基本思想是，通過一個(gè)門控或使能信號(hào)來控制時(shí)鐘，即在所謂的門控時(shí)鐘單元的輸出端產(chǎn)生一個(gè)“門控時(shí)鐘”信號(hào)，代替寄存器原有的時(shí)鐘輸入信號(hào)。當(dāng)寄存器暫時(shí)不工作時(shí)，門控時(shí)鐘使寄存器處于不觸發(fā)的狀態(tài)，從而阻斷了輸入數(shù)據(jù)的更新，減少了無(wú)效的開關(guān)活動(dòng)。在如圖2.1.4所示的門控時(shí)鐘單元中，常用鎖存器來防止使能信號(hào)傳播到輸出端時(shí)產(chǎn)生的毛刺。

應(yīng)該指出，時(shí)鐘頻率升高時(shí)，時(shí)鐘偏差(Clock Skew)的影響將不容忽視，由此將增加時(shí)鐘樹設(shè)計(jì)的復(fù)雜程度;考慮到門控時(shí)鐘邏輯的控制電路所產(chǎn)生的額外功耗，門控時(shí)鐘技術(shù)適合應(yīng)用在較高抽象層次;另外，在漏泄電流功耗為主時(shí)，門控時(shí)鐘的作用不大。

3邏輯/門級(jí)

這兩個(gè)層次的重要特點(diǎn)是可以在較寬的范圍內(nèi)應(yīng)用先進(jìn)的低功耗技術(shù)。在邏輯優(yōu)化過程中，一些技術(shù)參數(shù)如電源電壓是固定的，當(dāng)要實(shí)現(xiàn)一個(gè)給定的邏輯時(shí)，設(shè)計(jì)的自由度可以在選擇功能和確定門單元的尺寸上。有較多的文獻(xiàn)研究了兩個(gè)層次的低功耗技術(shù)。

1)局部轉(zhuǎn)換技術(shù)：局部轉(zhuǎn)換(local Transformation)

包括工藝映射(Technology Mapping)、管腳變換(Pin Permutation)、狀態(tài)分配(phase assignment)等方法，通常是施加在門網(wǎng)表上，并且是針對(duì)具有大開關(guān)電容的節(jié)點(diǎn)。其基本思想為：在目標(biāo)節(jié)點(diǎn)附近，置換一個(gè)或幾個(gè)門單元，以減小電容和開關(guān)活動(dòng)因子。但是，這種方法必須注意在短路電流和輸出功耗之間取得均衡。

在邏輯綜合階段，常用的轉(zhuǎn)換技術(shù)有工藝映射，其目的在于，將一個(gè)經(jīng)與工藝無(wú)關(guān)的優(yōu)化程序優(yōu)化后的邏輯網(wǎng)絡(luò)，映射到一個(gè)預(yù)定義門單元的目標(biāo)庫(kù)。映射策略如下：一是將具有高開關(guān)活動(dòng)因子的節(jié)點(diǎn)映射到單元的內(nèi)部節(jié)點(diǎn)，以降低電容值;二是門單元尺寸的選擇要在單元的驅(qū)動(dòng)能力和功耗之間取得折衷;三是與功耗相關(guān)的工藝映射方案中，還需要考慮小的延遲和面積映射。為了進(jìn)一步降低功耗，在工藝映射前，通常要將具有復(fù)雜節(jié)點(diǎn)的原始電路分解成一系列具有基本功能的門單元，即所謂的工藝分解(Technology Decomposition);當(dāng)一個(gè)電路完成映射后，還可以通過門重定義尺寸(Gate Resizing)和管腳變換，減小不必要的大尺寸的門單元和邏輯等效的管腳排列，來實(shí)現(xiàn)優(yōu)化功耗。

狀態(tài)分配是通過在節(jié)點(diǎn)間添加反相器，使操作的輸入信號(hào)反相，同時(shí)也使輸出反相。這種門級(jí)轉(zhuǎn)換技術(shù)減小功耗的途徑如下：一是加入的反相器增加了其它轉(zhuǎn)換的機(jī)會(huì)，可以和原有相鄰的反相器作相當(dāng)多的變換，如合并、撤消等;二是這種方法能將高開關(guān)活動(dòng)因子節(jié)點(diǎn)通路上的反相器移走，從而具有更低的功耗。

2)預(yù)決算方法指在原有電路中，加入一個(gè)預(yù)決算(Pre-computation)邏輯電路的方法。其基本思想為：在提前一個(gè)時(shí)鐘周期內(nèi)，有選擇地預(yù)估算電路的邏輯輸出值，并在接下來的一個(gè)周期內(nèi)，關(guān)掉電路內(nèi)部的某些單元，降低節(jié)點(diǎn)的開關(guān)活動(dòng)因子和電容來降低功耗。

3)新的邏輯電路結(jié)構(gòu)邏輯結(jié)構(gòu)的類型和電路的功耗、面積、速度密切相關(guān)。為了獲得更低的功耗，有較多文獻(xiàn)研究了邏輯結(jié)構(gòu)的優(yōu)化。

CPL(Pass Transistor Logic)是一種研究得較多的低功耗邏輯電路。它用兩組NMOS傳輸門實(shí)現(xiàn)互補(bǔ)的兩個(gè)邏輯信號(hào)，兩個(gè)PMOS管用作反饋管，將NMOS傳輸門傳輸?shù)母唠娖缴侠诫娫措妷?。CPL電路的優(yōu)點(diǎn)是輸入負(fù)載小，輸出驅(qū)動(dòng)能力強(qiáng)，缺點(diǎn)是固有節(jié)點(diǎn)多、連線多、布線難度大。

動(dòng)態(tài)邏輯電路有較低的功耗，尤其是動(dòng)態(tài)差分邏輯因?yàn)榫哂懈叩脑肼曇种铺匦远艿街匾暎墨I(xiàn)[49]提出了研究了有限擺幅邏輯(Swing Limited Logic，SLL)，能夠在給定的電源電壓下實(shí)現(xiàn)高性能，能量延遲積比傳統(tǒng)的電路低一個(gè)數(shù)量級(jí)。

4版圖級(jí)

1)布局布線在低功耗版圖設(shè)計(jì)中，合理的布局布線是關(guān)鍵。傳統(tǒng)的布局和布線是以面積和延時(shí)為考慮重點(diǎn)，因此常常追求布線最短、電容最小;而面向低功耗的布局布線方法，不僅考慮傳統(tǒng)的設(shè)計(jì)目標(biāo)，還要和設(shè)計(jì)中的信號(hào)活動(dòng)性結(jié)合，以信號(hào)活動(dòng)性和電容乘積最小為優(yōu)化目標(biāo)，實(shí)現(xiàn)低功耗[50]。

2)時(shí)鐘樹設(shè)計(jì)版圖設(shè)計(jì)中，時(shí)序電路是降低功耗的一個(gè)重點(diǎn)。在同步系統(tǒng)中，時(shí)鐘通常消耗總能量中很大的一部分;不同的設(shè)計(jì)目標(biāo)中，時(shí)鐘產(chǎn)生和時(shí)鐘分布的功耗所占系統(tǒng)功耗的比例可以達(dá)到30%甚至40%.在這個(gè)階段，時(shí)鐘網(wǎng)絡(luò)分布即時(shí)鐘樹結(jié)構(gòu)的優(yōu)化，以及驅(qū)動(dòng)方式的選擇，利用緩沖器插入優(yōu)化和變線寬優(yōu)化，可以在節(jié)點(diǎn)延時(shí)和功耗之間取得折衷。另外，鑒于時(shí)鐘偏差對(duì)電路性能的重要影響，在保證電路時(shí)序的前提下，可以采用特定的非零偏差時(shí)鐘樹，來獲得有益的功耗降低以及時(shí)鐘頻率和電路穩(wěn)定性的改善。