鋰離子電池管理芯片的研究及其低功耗設(shè)計(jì) ― 數(shù)模混合電路的低功耗設(shè)計(jì)方法(一)

2.1數(shù)字電路的低功耗設(shè)計(jì)

2.1.1數(shù)字電路的功耗模型和影響因素

以圖2.1.1所示的最基本的反相器單元為例，CMOS數(shù)字電路的功耗可以分為靜態(tài)功耗和動(dòng)態(tài)功耗兩個(gè)部分：

其中，靜態(tài)功耗

式中，第一項(xiàng)是P1和N1同時(shí)導(dǎo)通時(shí)的直流短路電流I SC引起的靜態(tài)功耗;第二項(xiàng)是由漏泄電流引起，包括亞閾值電流和源漏區(qū)與襯底反向偏置時(shí)的漏泄電流。

動(dòng)態(tài)功耗是對(duì)電路節(jié)點(diǎn)等效負(fù)載電容進(jìn)行充放電所消耗的，也稱為開(kāi)關(guān)功耗，可表示為

式中，α0→1是開(kāi)關(guān)活動(dòng)因子，表示每個(gè)時(shí)鐘周期內(nèi)的狀態(tài)跳變次數(shù)，其大小與電路結(jié)構(gòu)、邏輯功能、輸入信號(hào)的狀態(tài)和節(jié)點(diǎn)的初始狀態(tài)有關(guān)，一般地，CMOS電路中有α0→1≤1;CL是等效負(fù)載電容;ƒ是時(shí)鐘頻率;VDD是電源電壓。

在0.18μm及其以上的CMOS電路功耗中，占主導(dǎo)地位的是動(dòng)態(tài)功耗，有時(shí)還需要考慮短路功耗，而在一般情況下，漏泄電流和穩(wěn)態(tài)偏置電流功耗都可以忽略。因此，要降低電路功耗，必然要從降低動(dòng)態(tài)功耗入手，可以說(shuō)，式(2.1.3)是低功耗數(shù)字電路的指導(dǎo)公式。

式(2.1.3)可以看出，降低電路的動(dòng)態(tài)功耗，可以有以下四種途徑：

第一，降低開(kāi)關(guān)活動(dòng)因子α0→1。在每個(gè)時(shí)鐘周期內(nèi)，并不是所有節(jié)點(diǎn)的狀態(tài)都發(fā)生跳變，也不是所有狀態(tài)的跳變都要消耗能量(如1→0的狀態(tài)轉(zhuǎn)變)，所以降低開(kāi)關(guān)活動(dòng)因子的本質(zhì)是，根據(jù)輸入信號(hào)的組合狀況，通過(guò)優(yōu)化算法、邏輯結(jié)構(gòu)等方法，減小不必要的耗能跳變。常采用的方法有，門控時(shí)鐘技術(shù)、功耗估算/優(yōu)化CAD技術(shù)和降低跳變編碼技術(shù)。由于快速、準(zhǔn)確地估算α0→1有很大的難度，所以急待開(kāi)發(fā)實(shí)用的功耗估算CAD技術(shù);其次，降低α0→1來(lái)降低動(dòng)態(tài)功耗十分有效，并且有很大的潛力，所以這也是低功耗研究的重要方面之一。

第二，降低等效負(fù)載電容CL。CL主要由兩方面構(gòu)成：一方面是后續(xù)門的輸入門電容和反相器源漏區(qū)的電容，它們和器件工藝有關(guān);另一方面互連線電容。

因此要降低CL，可以采用優(yōu)化邏輯電路(如減小所用晶體管數(shù)目)、優(yōu)化晶體管尺寸、工藝映射中降低高活動(dòng)因子的電容、版圖中合理布局等方法?？梢哉f(shuō)，在設(shè)計(jì)的各個(gè)層次，都需要考慮到CL對(duì)功耗的影響。

第三，降低工作頻率f.如果僅僅通過(guò)降低電路的頻率來(lái)降低功耗，則它必然是以犧牲速度為代價(jià)的。所以時(shí)鐘(頻率)管理的策略是，在保證電路主頻不變的情況下，通過(guò)多頻率技術(shù)，即在不同系統(tǒng)部分中分配不同的頻率，或者在設(shè)計(jì)版圖時(shí)優(yōu)化時(shí)鐘樹(shù)(Clock Tree)，以盡可能地降低動(dòng)態(tài)功耗。

第四，降低工作的電源電壓V DD。由于功耗和電源電壓的平方項(xiàng)成正比，所以這也是降低功耗最有效的方法。但在工藝尺寸確定、一級(jí)近似條件下，電路延遲與VDD滿足下式

即有Td∝(CdVDD)/(VDD-VTH)2,其中W和L分別是器件的柵寬和柵長(zhǎng)，μ為載流子遷移率，COX為氧化層電容，VTH為MOS管閾值電壓。

正如圖2.1.2所示，從電路能量、延遲和工作電壓的關(guān)系中可以看出，當(dāng)VDD在2.5VTH到6VTH的范圍內(nèi)，延遲和能量延遲積的變化比較平緩，在VDD=3VTH時(shí)，這兩者達(dá)到最低值。當(dāng)工作電壓繼續(xù)下降到接近VTH時(shí)，延遲將急劇上升。

為了改善VDD下降引起的電路速度下降，可以采用并行或流水線結(jié)構(gòu)，但這將使電路面積增大;另外一種補(bǔ)償方法是，通過(guò)降低V TH來(lái)增大VDD /VTH值，但同時(shí)電路漏泄電流將增加，這時(shí)可以采用可變電壓、可變閾值電壓技術(shù)解決;在一些非關(guān)鍵電路中，也可以采用多電壓、多閾值電壓技術(shù)加以補(bǔ)償。

2.1.2數(shù)字電路的低功耗設(shè)計(jì)方法

在目前ASIC設(shè)計(jì)過(guò)程中，常采用的是自頂向下(Top-Down)流程。對(duì)功耗的優(yōu)化也就可以考慮到，在不同的設(shè)計(jì)層次，有目的地選擇上述影響功耗的因素，在給定的性能約束下，實(shí)現(xiàn)功耗最小化的目標(biāo)。

從抽象層次來(lái)分，低功耗設(shè)計(jì)可以分為：系統(tǒng)級(jí)、結(jié)構(gòu)級(jí)/算法級(jí)、寄存器傳輸級(jí)、邏輯/門級(jí)和版圖級(jí)。在設(shè)計(jì)的不同層次，影響功耗的因素所起的作用各不相同，因此功耗優(yōu)化的效果也不同;綜合地看，在芯片設(shè)計(jì)時(shí)越早考慮低功耗，取得的效果也越顯著。

1系統(tǒng)、結(jié)構(gòu)級(jí)

在這個(gè)層次上，從系統(tǒng)功能出發(fā)，分為靜態(tài)低功耗設(shè)計(jì)和動(dòng)態(tài)功耗管理(Dynamic Power Management，DPM)技術(shù)兩種。靜態(tài)低功耗設(shè)計(jì)是在考慮系統(tǒng)的具體實(shí)現(xiàn)時(shí)，采用不同的電路結(jié)構(gòu)和不同的編碼方式，在設(shè)計(jì)階段(如綜合和編輯)實(shí)現(xiàn)低功耗;而動(dòng)態(tài)功耗管理技術(shù)是和運(yùn)行期間的行為密切相關(guān)，它需要充分考慮系統(tǒng)和任務(wù)或者和負(fù)載的關(guān)系，做出相應(yīng)的判決，來(lái)實(shí)現(xiàn)低功耗。

1)靜態(tài)低功耗方法

①電路結(jié)構(gòu)

并行(Parallelism)結(jié)構(gòu)是將一個(gè)數(shù)據(jù)處理功能模塊分為幾個(gè)相同的子模塊，并行處理數(shù)據(jù)，然后選擇對(duì)應(yīng)的輸出。這種方案允許在保持總模塊速度不變的情況下，降低各個(gè)子模塊的電壓、頻率等因素，使總功耗降低，但代價(jià)是將增加芯片的面積。

流水線(Pipeline)結(jié)構(gòu)是在保持總體速度不變的前提下，將數(shù)據(jù)分段后連續(xù)慢速處理，速度余量則可以通過(guò)降低電壓來(lái)降低功耗。如果和并行結(jié)構(gòu)相結(jié)合，就可以取得更好的功耗節(jié)省效果。

②電壓技術(shù)

和改進(jìn)電路結(jié)構(gòu)一樣，電壓技術(shù)也是為了補(bǔ)償工作電壓的降低帶來(lái)的速度下降[26，27]。多電壓技術(shù)，是針對(duì)不同的性能要求，系統(tǒng)中各部分也采用不同的工作電壓以節(jié)省功耗，但這需要額外的片內(nèi)電壓轉(zhuǎn)換器。

③編碼優(yōu)化

常用的二進(jìn)制編碼中，采用所有空閑的高位作符號(hào)擴(kuò)展位，這將增加耗能的跳變。符號(hào)-數(shù)值編碼(如格雷碼等)方法只用最高位代表符號(hào)，如果用它來(lái)代替二進(jìn)制編碼，可以減少由于數(shù)據(jù)符號(hào)改變而產(chǎn)生的功耗。

2)動(dòng)態(tài)功耗管理技術(shù)

是系統(tǒng)級(jí)功耗優(yōu)化中的一個(gè)有效手段。根據(jù)負(fù)載的請(qǐng)求，子系統(tǒng)可以分為工作和空閑模式。在空閑模式下，可以將子系統(tǒng)關(guān)斷，進(jìn)入低功耗的待機(jī)(Standby)

和不消耗能量的睡眠(Sleep)狀態(tài);反之，則將子系統(tǒng)喚醒，進(jìn)入正常的工作模式。