一種數(shù)字無線收發(fā)系統(tǒng)設計

正交解調模型在FM_QIDECODER_10．7M中，如圖8所示，在模型中，通過FM Modulator Passband產(chǎn)生中心頻率為10．7 MHz，頻偏為75 kHz的調制信號，經(jīng)過采樣率轉換后，信號傳輸給解調模塊進行解調。FM_DECODER模塊中先和產(chǎn)生的正弦余弦信號混頻，產(chǎn)生IQ兩路信號，然后通過梳狀濾波器(CIC)，半帶濾波器(HB)，以及FIR低通濾波器，最后通過鑒頻模塊后，進入后級濾波器輸出解調信號。

編寫整個接收機程序后，通過QUARTUSⅡ產(chǎn)生仿真文件，并使用modeslim進行功能性仿真，結果如圖9，clk為系統(tǒng)時鐘，reset為復位引腳，DA_data為調制波信號，sin_data為原信號。其中fc=100 kHz，△fmax=75 kHz，fin=10 kHz，由圖可見波形符合理論研究，滿足設計要求。
3．3 中頻數(shù)字軟件處理
無線收發(fā)系統(tǒng)的程序采用Verilog HDL編寫，頂層文件用BDF原理圖，文件直觀的表示出來。發(fā)射機程序軟件系統(tǒng)中，由按鍵選擇原信號為外部AD信號，或者是內部ROM表產(chǎn)生。當由內部ROM表產(chǎn)生時，即用上述相位累加器原理，在ROM表中存儲sin(2πfoutt)*1000*228／160 000 000(輸入時鐘頻率為160 M，鎖相環(huán)頻率系數(shù)為1，計數(shù)器位數(shù)為28)產(chǎn)生頻率為fout=fclk／2N的原信號，然后與頻偏fmax／1 000相乘，在通過加法器與載波中心頻率控制字相加，得調制波的控制字，然后通過相位累加器，產(chǎn)生調制波信號，通過DA輸出。當由串行16位AD采集外部音頻信號時，舍去數(shù)據(jù)低四位只保留12位數(shù)據(jù)，乘上小數(shù)0．8，再與頻偏fmax／1 000相乘，與載波中心頻率控制字相加，得到調制波控制字，通過相位累加器產(chǎn)生調制波信號，通過DA輸出。
在接收機程序軟件系統(tǒng)中，通過FIFO將AD采集信號同步化，然后分別與NOC產(chǎn)生的正、余弦同頻信號相乘，即為數(shù)字下變頻模塊，通過后級數(shù)字濾波器濾波，將相乘后的高頻分量濾除，得到搬運后的信號。由于采樣率為10 MHz，因此必須在濾波器中加入抽取部分，采用3級濾波。為保證頻譜在抽取后不發(fā)生頻率混疊，采樣率抽取后必須大于兩倍信號帶寬，即4倍頻偏，F(xiàn)M信號最大頻偏為75 kHz，因此最多抽取20倍。在程序中先由5階CIC濾波器5倍抽取，得到2MHz的采樣信號，再由10階HB濾波器2倍抽取，得到1MHz采樣信號，由于HB濾波器在通帶有相應的損耗，所以后級加入一級FIR濾波器，進行補償。最后采用15階FIR低通濾波器進行2倍抽取，得到500 kHz的采樣信號后，送入鑒頻模
塊，得到原信號。原信號為音頻信號，采樣率最多只有20 kHz，500 kHz的采樣率依然可以進行抽樣。在后級DATA_OUT模塊中，通過一級CIC濾波器和兩級FIR濾波器，最后將信號還原，送入DA輸出。

采用CDCE925模塊為AD，DA的外部時鐘驅動芯片的驅動程序，采用IIC協(xié)議編寫。DA_process為外部音頻時鐘的程序驅動，其余模塊按照上述原理性框圖編寫在硬件實現(xiàn)上，主控芯片采用ALTERA公司的EP3C10E144T，晶振采用20M有源晶振，串行AD采用音頻ADTLC4541，串行DA采用DAC7513，使用DAC902E輸出中頻信號，AD9215采集中頻信號?？紤]到FPGA管腳輸出的時鐘抖動過大，因此采用CDCE925可編程時鐘合成器給高速AD／DA提供時鐘。經(jīng)試驗發(fā)射機的頻率分辨率為0．596 Hz，接收機的中頻采樣頻率為10．7 MHz。

4 結論
該設計采用FPGA作為數(shù)字中頻處理器，搭建收發(fā)系統(tǒng)，對原理及軟硬件實現(xiàn)方法進行了簡要說明。經(jīng)測試表明，系統(tǒng)簡單可靠，收發(fā)效果好。其中使用FPGA數(shù)字中頻處理部分，在發(fā)射機和接收機上都體現(xiàn)了其方便高效的特點，具有廣泛的應用。