針對FPGA內(nèi)缺陷成團的電路可靠性設計研究

提高冗余容錯電路可靠性策略的定量分析

由于成團因子與冗余容錯電路等效面積之間存在復雜非線性關(guān)系，無法為上述策略建立分析模型進行定量分析。但當FPGA內(nèi)只有小于冗余容錯電路面積的缺陷團，且成團因子與冗余容錯電路等效面積成線性關(guān)系，或者可以用線性關(guān)系近似時，則可以建立相應的分析模型進行定量分析。

考慮一個單模塊單備份容錯電路，如圖3 所示。A 是主份電路，B 是備份電路。如果單純考慮信號時延，則布局時應將主、備份電路相鄰排列。稱這一布局為單模塊單備份容錯電路的基本布局，基本布局的等效面積為2S0(S0為主份電路面積) ，此時主、備份電路之間的距離為0，對應成團因子為u0，則有基本布局的失效概率Q02為

增大主、備份電路的距離，在主、備份之間留有面積等于m 個主份電路面積的空間。此布局為調(diào)整布局。調(diào)整布局的等效面積為(m+2)S0 ，此時主、備份電路之間的距離為m ，對應成團因子為um 。

um 和u0有如下關(guān)系

調(diào)整布局的失效率Qm

無論成團因子u0取何值，調(diào)整布局都能夠降低冗余容錯電路的失效率。表1 數(shù)據(jù)反映的是基本布局和特定調(diào)整布局(m=2)失效率隨成團因子u0的變化情況，主份電路的可靠度p-=0.99999。

在成團因子較寬的一個變化范圍內(nèi)，特定調(diào)整布局(m=2)失效率比基本布局失效率降低了約1/2。

表1 　失效率隨成團因子u0 變化表

圖4 　冗余容錯電路失效率隨距離變化關(guān)系

冗余容錯電路的主、備份電路間距離越大，冗余容錯電路失效率越低。圖4是冗余容錯電路失效率隨主、備份電路之間的距離變化(m變化)的情況，曲線對應的主份電路可靠度p-= 0.99999，成團因子u0=6。

表2 列出了不同布局失效率的具體改善數(shù)據(jù)，當m=8時，失效率約為基本布局的1/5。

表2 　冗余容錯電路失效率隨布局變化表