采用FPGA的光電抗干擾電路方案設(shè)計

3 抗“蚊蟲”干擾電路

當(dāng)PULSE_OUT1有一個正跳變時，計數(shù)器開始計數(shù)，若計數(shù)器計滿則計數(shù)器cout端將有一個正跳變，經(jīng)反相后加在觸發(fā)器D4的Q輸入端。在PULSE_OUT1的下降沿到來時，觸發(fā)器D4的輸出端仍輸出低電平信號，輸出信號PULSE_OUT2為低，即若PULSE_OUT1的脈沖寬度不小于計數(shù)器計時寬度時，PULSE_OUT2端將輸出低電平信號；若計數(shù)器未計滿則cout 端將不會有上升沿，觸發(fā)器D4的Q輸入端為高，在PULSE_OUT1的下降沿使觸發(fā)器D4的輸出端為高時，輸出信號PULSE_OUT2為高。在PULSE_OUT1上升沿到來時，觸發(fā)器D6的輸出端輸出為高經(jīng)反相器后將觸發(fā)器D4和D6同時清零，等待下一信號的到來。

4 脈寬設(shè)定電路

為了保證彈丸穿過光幕產(chǎn)生的脈沖信號能夠非常適合后續(xù)處理電路的需要，在設(shè)計中將彈丸穿過光幕產(chǎn)生的脈沖信號均變?yōu)槊}寬為50μs的脈沖信號再輸出給后續(xù)電路。

當(dāng)PULSE_OUT2有一個正跳變時，觸發(fā)器D7的輸出端輸出高電平，并啟動計數(shù)器。當(dāng)計數(shù)器計滿時，計數(shù)器cout出現(xiàn)上升沿，觸發(fā)器D8的輸出端輸出高電平，此高電平信號將計數(shù)器清零，同時經(jīng)反相器反相后接到觸發(fā)器D7和D8清零端，將觸發(fā)器D7和D8清零。

整個電路的作用就是，當(dāng)PULSE_IN上跳沿到來后，先經(jīng)過抗沖擊波電路，若信號脈寬大于10μs，則啟動抗蚊蟲干擾電路；若信號脈寬大于150μs，輸出PULSE_OUT為低電平信號；若脈寬小于150μs，則經(jīng)過脈寬設(shè)定電路變成寬度為50μs的信號輸出。

通過分析可知應(yīng)用FPGA器件所設(shè)計的抗干擾電路具有可靈活調(diào)節(jié)信號的脈寬修改方便、對輸入信號的脈寬適應(yīng)能力強可調(diào)節(jié)范圍大、輸出的脈沖寬度和幅值穩(wěn)定準(zhǔn)確的特點。

圖3 抗蚊蟲干擾電路

圖4 抗蚊蟲干擾電路仿真波形

圖5 脈寬設(shè)定電路

結(jié)語

為了在測試彈丸射擊密集度時消除沖擊波和蚊蟲干擾，利用FPGA器件來設(shè)計抗干擾電路，本電路簡單可靠，能有效地消除干擾脈沖，從而保證了數(shù)據(jù)的準(zhǔn)確性和可靠性。

圖6 脈寬設(shè)定電路仿真波形圖

圖7 整體電路仿真波形圖