基于FPGA高精度浮點運算器的FFT設(shè)計與仿真

蝶形運算過程包括一個乘法運算和一個加／減法運算。數(shù)據(jù)的讀取由時鐘單元的信號來控制：當(dāng)時鐘為c0時，讀取y；c1時，讀取Y；c2時，讀取x；c3時，讀取X。經(jīng)蝶形運算后得到x’=x+(ycosφ+Ysinφ)，X’=X+(Ycosφ-ysinφ)，y’=x-(ycosφ+Ysinφ)，Y’=X-(Ycosφ-ysinφ)然后將數(shù)據(jù)寫入同樣地址的RAM中，至此，2點的蝶形運算單元完成。在蝶形運算共需一個乘法器和兩個加法器。
(1)浮點乘法器。乘法過程對浮點數(shù)的符號位、指數(shù)以及尾數(shù)分別進(jìn)行計算，符號異或，指數(shù)相加再減127，尾數(shù)加入隱含的‘1’后再進(jìn)行乘法運算，如果尾數(shù)相乘的結(jié)果有溢出則指數(shù)加1尾數(shù)取前23位，若無溢出，則取最高位后的23位。但若輸入的數(shù)據(jù)有一個是0，則輸出為0。

圖5的波形為兩浮點數(shù)的乘法運算，輸入以16進(jìn)制表示，分別將不同類型的數(shù)據(jù)搭配進(jìn)行測試，結(jié)果表示仿真正確。

(2)浮點加法器。加法運算是將兩數(shù)指數(shù)比較，存儲較大的指數(shù)，將指數(shù)小的尾數(shù)移位，再進(jìn)行加減操作，規(guī)格化后輸出。加法過程由多個模塊組合實現(xiàn)，包括比較模塊，右移模塊、加／減法模塊、前導(dǎo)零檢測模塊、左移模塊和結(jié)果整合輸出模塊。
比較模塊主要對指數(shù)操作，判斷指數(shù)的大小，較大的指數(shù)暫作結(jié)果的指數(shù)，較小指數(shù)的數(shù)做移位操作，其階差為移位量。以下程序采用for循環(huán)來實現(xiàn)移位，S(5 downto 0)存儲階差，最大值是32。