直擴系統(tǒng)PN碼捕獲和跟蹤的FPGA實現(xiàn)
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2 捕獲和跟蹤環(huán)的各子模塊設計
2．1 數(shù)字匹配濾波器模塊
本文采用的PN碼為63位m序列，取數(shù)字匹配濾波器的抽頭個數(shù)和PN碼的位數(shù)相同，即為63位，在FPGA中就是要用一個63位的存儲器。接收數(shù)據(jù)用一個63位的移位寄存器存儲，每一時刻讓移位寄存器和存儲器的每一位進行相關運算，并將相關值輸出。直到輸出的相關值大于門限時表示已經(jīng)產(chǎn)生相關峰值，說明接收信號與本地PN碼已經(jīng)同步在一個碼元時長的相位差范圍內(nèi)，并置跟蹤信號為高電平，轉(zhuǎn)入捕獲進行精確同步。該模塊的結(jié)構(gòu)圖如圖3所示。本文引用地址：http://butianyuan.cn/article/190998.htm
2．2 PN碼發(fā)生器模塊
根據(jù)PN碼時鐘利用2位相鄰移位寄存器延遲1／2個碼片周期，產(chǎn)生三路PN碼，本地PN碼一路、提前半個周期和延遲半個周期的各一路，共三路PN碼。來自數(shù)字匹配濾波器模塊的輸出跟蹤信號作為該模塊的使能啟動信號。
2．3 鑒相器模塊
三路PN碼與接收信號進行相關運算，中間一路PN碼與接收信號相關運算后產(chǎn)生解擴信號并輸出；早遲兩路PN碼與接收信號相關后產(chǎn)生相關值并進行比較，用于控制PN碼時鐘信號。若早路PN碼與接收信號相關值大，則表示本地PN碼較接收信號相位提前，需控制PN碼時鐘信號滯后；若遲路PN碼與接收信號相關值較大，則表示本地PN碼較接收信號相位落后，需控制PN碼時鐘信號提前。若連續(xù)幾個PN碼周期相關值都小于設定的門限時，表示PN碼失步，需要重新轉(zhuǎn)入捕獲階段。來自數(shù)字匹配濾波器模塊的輸出跟蹤信號作為該模塊的使能啟動信號。
2．4 碼時鐘發(fā)生模塊
根據(jù)鑒相器的結(jié)果滯后或者提前PN碼時鐘周期，并輸出至PN碼發(fā)生器，用于調(diào)整PN碼的相位，每次改變1／8個PN碼時鐘周期。圖4示出了該模塊的結(jié)構(gòu)圖，reset是系統(tǒng)復位信號，高電平有效；cyclk是時鐘輸入端，時鐘頻率是PN碼頻率的8倍；內(nèi)部設置加法器，記滿8則清零；如果沒有調(diào)整信息，則計數(shù)器正常加1；e_clk為超前指示，高電平有效，當e_clk有效時，計數(shù)器停止加法，則pnclk滯后1／8個PN碼元；l_clk為滯后指示，高電平有效，l_clk為高電平時，計數(shù)器在cyclk上升沿加2，則控制pnclk提前1／8個PN碼元。
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