全芯片混合訊號設(shè)計解決方案

在數(shù)字IC設(shè)計的早期時代(1960年代初期)，電路都是手工制作，電路圖(圖解)都是用紙、筆和油印方式手繪而成。這些電路圖說明邏輯閘與相關(guān)運作功能，用以建置設(shè)計及其中的聯(lián)機(jī)。

　　每個設(shè)計團(tuán)隊至少會有1位成員專精于執(zhí)行邏輯、最小化與最佳化，最終導(dǎo)致更換1整群的通訊閘，以更快的速度執(zhí)行同樣工作或者占用更少的硅芯片面積。

　　執(zhí)行功能驗證–檢查設(shè)計是否按照計劃運作，通常由1群工程師來執(zhí)行，圍坐在桌邊一邊看著電路圖，一邊說道：「呃，我覺得沒問題!」。同樣地，時機(jī)驗證–檢查設(shè)計是否符合所需的輸入/輸出與內(nèi)部路徑延遲，而且沒有違反與任何內(nèi)部緩存器(例如setup與hold參數(shù))都是運用鉛筆和紙張來執(zhí)行。

　　最后，用來排列邏輯通訊閘的結(jié)構(gòu)以及彼此互連的整套圖，全都是手繪的。這些由正方形和長方形…等簡單圖形構(gòu)成，會被用來制作光罩(photo-mask)，然后使用光罩制作實際硅芯片。

　　按照當(dāng)今術(shù)語分類為「完全自訂」的最早的數(shù)字IC，因為構(gòu)成個別組件的每個幾何元素的尺寸與外形都是分別手繪的。為了解決耗時及容易出錯缺點，電路圖繪制(schematic capture) 軟件包于是出現(xiàn)。在抽象的通訊閘層建立數(shù)字設(shè)計，就好像使用匯編語言制作軟件程序一般。

　　就效能與內(nèi)存容量而言，組合程序堪稱為優(yōu)良的建置，但是制作(capture)與驗證非常耗時，而且不易移到其它計算機(jī)延續(xù)開發(fā)。同樣地，通訊閘層描繪的制作與驗證也頗費時，且不容易移到新的晶圓廠或制程。

　　解決方案一旦必須轉(zhuǎn)移到C等程序規(guī)劃語言進(jìn)行更高階的開發(fā)時，高階描繪就會轉(zhuǎn)譯成計算機(jī)所要求的機(jī)器語言指令。其優(yōu)點是讓軟件開發(fā)人員迅速掌握程序意圖，進(jìn)而驗證功能。此外，以C語言撰寫的程序也很容易移到其它計算機(jī)平臺。

　　一旦數(shù)字邏輯設(shè)計員開始轉(zhuǎn)移到所謂RTL(Register Transfer Level)的更高階的抽象化，就可以使用1980年代后期與1990年代初期登場的邏輯合成(Logic synthesis)技術(shù)，將RTL描繪轉(zhuǎn)譯成為對應(yīng)的通訊閘層電路表(netlist)。這種「前端」合成技術(shù)獲得「后端」自動化布局與繞線(place-and-route)引擎補(bǔ)強(qiáng)，此引擎能取得通訊閘層電路表，并執(zhí)行設(shè)計實體建置。

　　小型設(shè)計上，合成引擎在通訊閘層抽象化的成果，可能無法媲美手繪設(shè)計。但除了迅速而且簡潔地掌握設(shè)計意圖，大幅提高設(shè)計人員生產(chǎn)力外，合成引擎自動執(zhí)行速度與面積取舍的能力，在在表示出合成引擎整體表現(xiàn)還是較手繪更好。

　　模擬工具的演進(jìn)

　　模擬電路的計算機(jī)輔助設(shè)計與驗證工具發(fā)展，遠(yuǎn)早于數(shù)字電路。晶體管、電阻、電容與電感器…等獨立組件設(shè)計工作，通常會先建立設(shè)計的實體原型，再將之納入測試，測量實際值，以判斷其效能，調(diào)整組件值并因應(yīng)必要新增/移除組件，以達(dá)到成效。

　　60年代后期與70年代初期，許多大學(xué)與商業(yè)公司著手開發(fā)模擬仿真器。這些程序讓學(xué)生與工程師們能仿真模擬電路運作，而不必實際建立電路。最著名的早期仿真器是加州大學(xué)柏克萊分校開發(fā)的Simulation Program with Integrated Circuit Emphasis(SPICE) ，在70年代初期廣受歡迎。

　　幾年下來，模擬仿真器在基本模型與算法演進(jìn)下，及仿真引擎效能方面有了長足的進(jìn)展，現(xiàn)今模擬設(shè)計與驗證工具，基本上都受限于繪制與仿真晶體管層電路圖。

　　• 以高度抽象化的方式描繪模擬功能，然后運用這些描繪來產(chǎn)生晶體管層等效電路。

　　• 自動使模擬電路最佳化。

　　• 自動布局與繞線模擬電路。

　　結(jié)果就是模擬集成電路，仍然絕大多數(shù)采自訂、且需手工繪制方式進(jìn)行。除了昂貴、耗時而且錯誤百出外，這種晶體管層設(shè)計作法無法讓既有設(shè)計輕松轉(zhuǎn)移到新的晶圓廠或制程/技術(shù)節(jié)點，反而設(shè)計的移植必須打從建置電路開始。這說明了最先進(jìn)的數(shù)字設(shè)計已堂堂邁入45奈米技術(shù)，但最先進(jìn)的模擬設(shè)計仍停留在90奈米，甚至許多模擬設(shè)計仍深陷130奈米和250奈米的泥淖中，而這是5到10年前的技術(shù)。

　　混合訊號工具演進(jìn)

　　截至目前為止，真正混合訊號解決方案方面的工具進(jìn)展相當(dāng)緩慢。如前所述，為滿足成本、尺寸、重量與耗電需求，模擬與數(shù)字功能將會結(jié)合在單一「混合訊號」裝置上，有些EDA公司還嘗試「栓合(bolt together)」既有的模擬與數(shù)字仿真引擎。

　　傳統(tǒng)上，專精于數(shù)字設(shè)計的公司大多嘗試購買既有、成熟的模擬解決方案，藉以來解決問題。動機(jī)就是要透過取得模擬公司的客戶基礎(chǔ)擴(kuò)大市占，但結(jié)果還是無法整合一大堆零散片段工具。即使是當(dāng)代「最新」混合訊號與完全自訂設(shè)計環(huán)境，數(shù)字與模擬設(shè)計團(tuán)隊都還是各干各的，甚至完全不知道對方在做甚么。2個領(lǐng)域的人員在芯片完成時才首度看到對方的情形屢見不鮮，此時模擬與數(shù)字區(qū)塊早就已布局、繞線完畢了。然而芯片的完成通常都是手工作業(yè)，包含芯片投產(chǎn)(tapeout)前才會發(fā)生的許多工作。因為缺乏自動化，芯片完成的作業(yè)與處置通常都無法回饋到主設(shè)計流程，導(dǎo)致未來設(shè)計中重復(fù)運用的重大問題。(本文由MAGMA產(chǎn)品經(jīng)理提供)

　　圖說：在傳統(tǒng)設(shè)計環(huán)境中，自訂布局以及標(biāo)準(zhǔn)單元布局與繞線之間的循環(huán)可能會增加好幾個星期的芯片開發(fā)時間。

　　圖說：Titan Chip Finishing系統(tǒng)包含線路布局編輯軟件，并提供完整Quartz LVS驗證解決方案。

　　圖說：Titan自動布線可讓生產(chǎn)力更為提升。