FPGA 電路動態(tài)老化技術研究

　　5 FPGA動態(tài)老化板的設計

　　根據(jù)以上討論的配置原理，我們設計了XQV100型FPGA 電路動態(tài)老化板，如圖3 所示。配置模式采用主串方式（Master Serial Mode），這種配置模式有利于簡化PCB 的設計，并且主串模式的配置時鐘源于FPGA內部，不需要外部另外再提供。為了使FPGA電路工作在主串模式，電路的M1、M2、M3 引腳都應接地。同時，該模式下的外部配置存儲器需要選用串行數(shù)據(jù)傳輸?shù)拇鎯ζ?，在這里我們選用Xilinx公司的xcf02s 存儲器，內部存儲容量最大可達2 Mbit。

　　FPGA電路動態(tài)老化板采用400mm×400mm的雙層PCB 板，在設計老化板時采用去耦及高、低頻RC濾波，對直流電源和信號源采取限流措施。每塊老化板上設計4 個老化工位，為了便于在線調試電路，每個工位由一個XCF02S、一個JTAG 接口、一個XQV100 組成。FPGA 芯片動態(tài)配置的邏輯程序放置于xcf02s Flash存儲器中。FPGA動態(tài)老化的配置程序采用VHDL 語言編寫，采用ISE（V9.1）工具進行綜合，利用ModelSim（V6.0）進行功能模擬，其具體功能是把全部輸入、輸出管腳分五組，每組都實現(xiàn)32 分頻功能，每組由外部提供一個1MHz 的方波信號作為輸入。計算機通過Xilinx 專用的JATG 下載線將編譯過的配置程序下載到xcf02s 電路中。當FPGA電路上電時，xcf02s 中的配置程序自動按照串行的方式下載到FPGA 的內部RAM存儲器中，F(xiàn)PGA 按照程序的功能運行。每個電路選擇一個輸出端口，輸出頻率在1Hz 左右，在外部連接一個LED 燈作為輸出監(jiān)控，在老化的過程中可通過該燈觀察電路是否正常工作。

圖3 FPGA 電路動態(tài)老化板原理圖

　　6 結果與分析

　　我們以XQV100 型FPGA電路為例，進行動態(tài)老化和靜態(tài)老化對比試驗，試驗條件選擇溫度為125℃，時間160h。隨機抽樣60 只常溫測試合格電路，各取30 只分別按照動態(tài)老化試驗方法和靜態(tài)老化試驗方法進行老化。在動態(tài)老化通電時，確保每只電路都有輸出；靜態(tài)老化試驗時，確保電源電壓輸入正確。每1h 記錄一次，確認是否有老化異常情況。

　　電路在經過26h 后，其中有1 只（6#）電路LED不閃爍，初步懷疑已經失效，但并沒有立即取出，和其他電路一樣經過160h 老化，經過126h 后21# 電路的LED 不閃爍，同樣繼續(xù)陪試。在老化試驗結束后96h內完成了所有電路的常溫電測試，發(fā)現(xiàn)6# 和21# 電路功能失效，其余電路都合格，具體情況詳見表1。

表1 動態(tài)老化和靜態(tài)老化比對試驗結果

　　動態(tài)老化試驗方法和靜態(tài)老化試驗方法相比，動態(tài)老化試驗在通過外圍配置電路的程序驅動，使電路的內部功能模塊一直處于高速的工作狀態(tài)，相反靜態(tài)老化時雖然有電壓加載，但沒有配置程序驅動電路工作，內部模塊并一直處于空閑狀態(tài)，因此FPGA 電路在動態(tài)老化時，所受到的應力條件更加嚴酷，更容易暴露電路本身潛在的缺陷，從而提高了電路本身的可靠性。

　　7 結束語

　　目前，國內進行FPGA 電路的老化大部分還是采用靜態(tài)老化試驗方法。特點是電路老化時不工作，內部門陣列不翻轉，老化過程中無法判斷電路是否有異常。FPGA電路動態(tài)老化試驗方法的實現(xiàn)解決了這些問題，增加了輸出監(jiān)測點，保證了電路老化過程無異常，從而提高了電路的可靠性。

　　本文通過對FPGA 電路加載配置過程的流程和原理進行研討，設計了FPGA 電路動態(tài)老化的試驗方法，并在工程實踐中得到了成功的實現(xiàn)和運用。

　　雖然這里設計的電路和配置過程針對Xilinx 公司的Qpro Virtex Hi-Rel 系列XQV100電路，但是對其他系列和其他公司FPGA 的動態(tài)配置也有參考作用。本方法雖然實現(xiàn)了動態(tài)老化的目的，但還是存在著缺陷：現(xiàn)有FPGA電路的內部門數(shù)已經超過了100萬門，一般的配置程序只能占用FPGA 電路的部分內部資源，并且用到的D 觸發(fā)器多了，則移位寄存器就少，通常是顧此失彼，因此要做到100%的動態(tài)老化試驗還存在著一定的困難。