基于邏輯分析內核的FPGA電路內調試技術
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最小化調試專用引腳數(shù)的第二種方法是時分復用(TDM)。TDM復用常用于設計原型，此時把多片FPGA 作為單片ASIC的原型，從而用于最小化調試專用引腳數(shù)。這項技術最適合用于處理較慢的內部電路。假定使用8位總線的50MHz設計(時鐘沿間為 20ns)需要電路內的可視能力。使用100MHz在第一個10ns期間采樣低4bit，在第二個10ns期間采樣高4位。這樣僅用4個引腳，就可在每個 20ns周期內捕獲到全部8位的調試信息。在捕獲跡線后，組合相繼的4位捕獲就可重建8位跡線。TDM復用也有一些缺點。如果用傳統(tǒng)邏輯分析儀捕獲跡線，觸發(fā)就變得非常復雜和容易出錯。例如在8位碼型上的觸發(fā)就包括把邏輯分析儀設置到尋找跟隨規(guī)定4位碼型后的另一特定4位碼型。但邏輯分析儀不知道哪一個4 位是 8位組的開始，因此要在與觸發(fā)設置相匹配的條件上觸發(fā)-而不是使用者所中意的觸發(fā)條件。
采用TDM復用時得到的測量結果有精確的周期。但設計工程師卻丟失了時鐘周期間的定時關系信息。通常單端引腳的速度和邏輯分析儀收集跡線的采集速度(狀態(tài)模式)限制了壓縮比。例如如果最大單端引腳速度是200MHz，內部電路運行于高達100 MHz，那么可實現(xiàn)的最大壓縮比是2:1。
隨著給定FPGA設計的成熟，它可能會增強和改變。原來專門用于調試的引腳會被用于設計增強?；蜷_始就限制了設計的引腳。另一種調試技術為這類情況帶來價值。
邏輯分析內核
現(xiàn)在大多數(shù)FPGA 廠商也提供邏輯分析(見圖2)。這些 IP在合成前或合成后插入FPGA。內核包含觸發(fā)電路，以及用于設置測量和內部RAM，以保存跡線的資源。插入設計的邏輯分析內核改變了設計的定時，因此大多數(shù)設計工程師都把內核永久性地留在設計內。
從 JTAG 下載邏輯分析儀的配置，圖中的例子是 Xilinx ChipScopePro本文引用地址：http://butianyuan.cn/article/191390.htm
圖2: 從 JTAG 下載邏輯分析儀的配置，圖中的例子是 Xilinx ChipScopePro。對于電路內配置，可通過JTAG訪問內核，以及為觀察而把捕獲數(shù)據(jù)傳送到PC。如果內核消耗不到5%的可用資源，F(xiàn)PGA 內核就能充分發(fā)揮作用。如果 FPGA的尺寸使內核要消耗超過10%的資源，設計工程師在使用這種方法時將會遇到很多問題。
邏輯分析內核有三項主要優(yōu)點。
1. 它們的使用不增加引腳?？赏ㄟ^FPGA 上已有的專門JTAG引腳訪問。即使沒有其它可用引腳，這種調試方法也能得到內部可視能力。
2. 簡單的探測。探測包括把結點路由到內部邏輯分析儀的輸入。不需要擔心為得到有效信息，應如何連接到電路板上，也不存在信號完整性問題。
3. 邏輯分析內核是便宜的。FPGA廠商把他們的業(yè)務模型建立于用硅片所獲取價值的基礎上。所以所用的調試IP 通常能以低于$1,000美元的價格獲得。
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