基于FPGA的高速寬帶跳頻發(fā)射機(jī)的中頻設(shè)計(jì)

　　2.3.3 并串轉(zhuǎn)換

　　并串轉(zhuǎn)換通常應(yīng)用在FPGA內(nèi)部單路串行處理速度不能滿足要求的情況下，需要使用多路并行低速模塊實(shí)現(xiàn)高速處理，屬于資源與速度互換的一種應(yīng)用。本設(shè)計(jì)需要用800MSPS與DAC接口，而FPGA內(nèi)部最高頻率僅為250M左右，所以在FPGA利用并行4路，每路200MSPS，實(shí)現(xiàn)串行800MSPS的處理能力。這就需要在輸出時(shí)需要進(jìn)行并串轉(zhuǎn)換。利用ALTERA提供的LVDS模塊可以很容易的實(shí)現(xiàn)并串轉(zhuǎn)換。

　　2.4 測試與驗(yàn)證

　　完成各個(gè)模塊設(shè)計(jì)和仿真驗(yàn)證后，在頂層文件中調(diào)用各個(gè)子模塊，實(shí)現(xiàn)一個(gè)完整的MSK寬帶跳頻發(fā)射機(jī)。在Modelsim中進(jìn)行功能仿真的波形如圖5所示。

圖 5 跳頻發(fā)射機(jī)系統(tǒng)Modelsim仿真波形

　　圖5中從上到下的信號(hào)分別為：碼元輸入 ；差分編碼輸出；串并轉(zhuǎn)換后I路輸出；串并轉(zhuǎn)換后Q路輸出；基帶調(diào)制后I路輸出，I路內(nèi)插到4路并行200MS/S數(shù)據(jù)速率時(shí)，其中1路輸出；4路并行NCO，其中1路輸出；MSK調(diào)制輸出。

　　編譯完成后將程序下載到跳頻發(fā)射板，使用HP8563e頻譜儀觀察產(chǎn)生信號(hào)頻譜，如圖6和圖 7所示。

　　圖6為單頻點(diǎn)MSK調(diào)制頻譜圖。圖中中心頻率為150MHz，屏幕顯示帶寬為30MHz。從圖中可以看出經(jīng)成形后的MSK頻譜帶寬為10MHz左右，帶外衰減大于60dB。滿足設(shè)計(jì)要求。

　　圖7為跳頻頻譜圖。跳頻頻率范圍為95MHz ~ 255MHz。其*51個(gè)頻點(diǎn)，相鄰頻點(diǎn)中心頻率間隔為3MHz。由于FPGA輸出數(shù)據(jù)速率為800MSPS，所以工程上可實(shí)現(xiàn)320MHz帶寬。

圖 6MSK單頻點(diǎn)頻譜圖

圖 7跳頻頻譜圖

　　本設(shè)計(jì)給出一種通用軟件無線電跳頻發(fā)射機(jī)的硬件平臺(tái)，以及基帶和中頻信號(hào)處理算法。對(duì)于研究FPGA在軟件無線電跳頻發(fā)射系統(tǒng)中的應(yīng)用具有現(xiàn)實(shí)意義。