基于FPGA的UART設(shè)計(jì)與實(shí)現(xiàn)
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2 數(shù)據(jù)傳輸測(cè)試
隨著邏輯設(shè)計(jì)復(fù)雜性的不斷增加，僅依賴于軟件方式的仿真測(cè)試來了解系統(tǒng)的硬件功能有很多的局限性，應(yīng)用QuartusⅡ集成開發(fā)環(huán)境中提供的SignalTapⅡ嵌入式邏輯分析儀，可以將測(cè)試信息隨設(shè)計(jì)文件下載于目標(biāo)芯片中，用以捕獲目標(biāo)芯片內(nèi)部系統(tǒng)信號(hào)節(jié)點(diǎn)處的信息或總線上的數(shù)據(jù)流，而又不影響原硬件系統(tǒng)的正常工作。測(cè)試信息通過器件的JTAG端口傳出，并送入計(jì)算機(jī)進(jìn)行顯示和分析，這是一種高效的硬件測(cè)試手段，并很好地結(jié)合了傳統(tǒng)的系統(tǒng)測(cè)試方法。
本設(shè)計(jì)在Altera Cyclone系列的EPlC6Q240C8芯片上進(jìn)行了驗(yàn)證，使用QuarltusⅡ軟件將編譯好的．pof格式文件以AS模式下載到配置芯片EPCS1中。在計(jì)算機(jī)端運(yùn)行串口調(diào)試助手軟件，將數(shù)據(jù)從計(jì)算機(jī)送出，并利用FPGA上的UART模塊進(jìn)行接收，將發(fā)送數(shù)據(jù)與SignalTapⅡ獲取的波形進(jìn)行對(duì)比，經(jīng)多次測(cè)試表明收發(fā)數(shù)據(jù)完全相同。本文引用地址：http://butianyuan.cn/article/191633.htm
以其中一次的測(cè)試為例進(jìn)行說明，從PC上輸入ASCII碼的“6”，設(shè)定波特率發(fā)生器時(shí)鐘作為SignalTapⅡ的采樣時(shí)鐘，采樣波形如圖4所示，其中“recstart”表示開始接收數(shù)據(jù)幀標(biāo)志；“divl6”表示16倍波特率時(shí)鐘；“cnt_rxd”表示數(shù)據(jù)位采樣計(jì)數(shù)器，一次完整的采樣計(jì)數(shù)從Oh～9h共10次采樣(1個(gè)起始位，8個(gè)數(shù)據(jù)位，1個(gè)停止位)；“rxd”表示串口的接收端；“rxd_buf”表示移位寄存器，當(dāng)數(shù)據(jù)停止位確認(rèn)后，移位寄存器輸出收到的數(shù)據(jù)“36h”，表明了該UART工作穩(wěn)定可靠。
應(yīng)特別注意的是當(dāng)利用SignalTapⅡ進(jìn)行測(cè)試工作結(jié)束后，在生成最終產(chǎn)品前，應(yīng)將SignalTapⅡ從芯片中除去，以免占用額外的資源，然后再重新編譯下載。全程編譯后報(bào)告消耗邏輯單元142個(gè)，只占芯片總資源的2％，沒有占用芯片的存儲(chǔ)單元和PLL單元，對(duì)于一個(gè)中大規(guī)模的FPGA芯片而言這是非常少的資源消耗。
3 結(jié)語
基于FPGA設(shè)計(jì)和實(shí)現(xiàn)UART，可以用片上很少的邏輯單元實(shí)現(xiàn)UART的基本功能。與傳統(tǒng)設(shè)計(jì)相比，能有效減少系統(tǒng)的PCB面積，降低系統(tǒng)的功耗，提高設(shè)計(jì)的穩(wěn)定性和可靠性，并可方便地進(jìn)行系統(tǒng)升級(jí)和移植。
本設(shè)計(jì)具有較大的靈活性，通過調(diào)整波特率發(fā)生器的分頻參數(shù)，就可以使其工作在不同的頻率。采用16倍波特率的采樣時(shí)鐘，可以實(shí)時(shí)有效探測(cè)數(shù)據(jù)的起始位，并可對(duì)數(shù)據(jù)位進(jìn)行“對(duì)準(zhǔn)”中央采樣，保證了所采樣數(shù)據(jù)的正確性。該模塊可以作為一個(gè)完整的IP核移植進(jìn)各種FPGA中，在實(shí)際應(yīng)用時(shí)可嵌入到其他系統(tǒng)中，很容易實(shí)現(xiàn)和遠(yuǎn)端上位機(jī)的異步通信。
評(píng)論