基于CycloneII系列FPGA的DDFS信號源實現
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3 DDFS的FPGA實現
根據DDFS的原理，其FPGA設計原理如圖2所示。其中控制單元由有限狀態(tài)機構成。雖然整個系統(tǒng)的控制不一定需要使用有限狀態(tài)機，但由于使用的FPGA芯片不支持異步的ROM，即從地址鎖存進入ROM單元，到數據從ROM中讀出有至少一個時鐘周期以上的延時。因此采用狀態(tài)機來進行控制，可以達到較好的輸出與時鐘同步。控制流程為：時鐘信號進入控制單元，由它產生地址發(fā)生單元的輸入時鐘adrclk，地址發(fā)生單元在時鐘adrclk的驅動下，結合輸入的步進信號Step，產生地址及此地址所對應的象限Phase，此地址產生后立即輸入到ROM單元中，過兩個時鐘周期后，控制單元從ROM存儲單元中讀出輸入地址對應的數據，并在時鐘的控制下，將前面所產生的象限值Phase與ROM數據一起送到補碼轉換單元，補碼轉換單元根據Phase的值來決定是否需要進行補碼轉換，若需要，則進行補碼運算并將數據輸出，若不需要，則直接將數據輸出。下面給出各模塊的具體設計細節(jié)。本文引用地址：http://butianyuan.cn/article/191855.htm
(1)控制單元：控制單元是整個系統(tǒng)的核心部件。由一個簡單的有限狀態(tài)機構成。其狀態(tài)轉換圖如圖3所示。
(2)地址發(fā)生單元：設計思路為根據輸入的Step值，計算出總共四個象限所需取值的點數，也就可以計算出一個象限所要取值的點數m，然后在時鐘作用下進行計數，當計數值達m個時，說明一個象限內已經取完點，此時phase自加1，計數變量重新置零。由于在(0，π／2)sin的函數值為從0→1變化；(π／2，π)函數值從1→0變化；(π，3π／2)函數值從0→－1變化；(3π／2，2π)函數值從－1→0變化。故在(0，π／2)和(π，3π／2)地址值從0→32767，每隔一個步進Step讀一個數據，當然后者的數據要經過補碼單元的處理；而在(π／2，π)和(3π／2，2π)象限，地址值則從32767→0，每隔一個步進Step讀一個數據即可，同樣的，后者的數據也要經過補碼單元的處理。
(3)ROM存儲單元：ROM存儲單元的數據可以通過Matlab進行計算獲得，并將其存儲為*．mif的文件格式。在進行ROM設計時，調用此mif文件作為ROM的初始數據文件即可。
(4)補碼轉換單元：根據目前地址所處象限來決定是否需要進行補碼轉換。如產生正弦信號時，(0，π)象限sin函數值為正，而(π，2π)象限上sin函數值為負，因此在(π，2π)象限時，需要對輸出數據進行補碼轉換。補碼轉換單元較簡單，根據二進制數取補的原理進行設計即可。
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