用FPGA技術(shù)實現(xiàn)模擬雷達(dá)信號

3控制芯片VHDL語言描述

由芯片的結(jié)構(gòu)可以看出，6個分頻器電路除了它們的分頻系數(shù)不同外，VHDL（甚高速集成電路描述語言）的結(jié)構(gòu)是類似的，稍加改變便可設(shè)計成各自獨(dú)立的元件單元。脈寬整形電路可設(shè)計成標(biāo)準(zhǔn)的基本單元，以元件形成供4個脈寬整形電路和消抖動電路調(diào)用。SA-2指令組形成電路、編碼器和選擇器分別設(shè)計成獨(dú)立的元件單元。將上述各單元按它們的信號關(guān)系連接起來，便構(gòu)成了芯片構(gòu)造體描述。該設(shè)計直接采用VHDL的RTL（寄存器傳輸描述）方式，來簡化設(shè)計步驟和縮短設(shè)計時間。其VHDL硬件描述語言主程序流程圖如圖3所示。

結(jié)束語

我們采用VHDL硬件描述語言，通過MAX+PLUS Ⅱ開發(fā)平臺，經(jīng)編譯、仿真無誤后，寫入Altera公司EPM7064S器件中，經(jīng)調(diào)試，其性能完全達(dá)到設(shè)計要求。