單精度浮點加法器的FPGA實現(xiàn)

2．2．2 各模塊設計實現(xiàn)說明
(1)拆分模塊。該模塊將輸入的浮點數(shù)拆分成符號位、價碼、尾數(shù)3部分。符號位信號wSign，指數(shù)位信號bExp[7：0]，尾數(shù)位信號bFraction[23：0]。
(2)浮點數(shù)絕對值比較模塊。該模塊通過對輸入浮點的階碼及尾數(shù)的比較，相應得出wCompareResult，bExpDiff，bExpMax三種信號輸出。當bExpA≥bEx-pB時：wCompareResult=1，bExpDiff=bExpA－bEx-pB，bExpMax＝bExp；當bExpAbExpB時：wCom-pareResult=0，bExpDiff=bExpB-bExpA，bExpMax=bExpB。
(3)浮點數(shù)運算結果符號判定模塊。浮點數(shù)符號運算結果判別模塊通過操作數(shù)bDataA，bDataB符號位及wCompareResult信號的輸入判定運算結果數(shù)的輸出。
(4)浮點數(shù)對階模塊。對階模塊根據wCompare-Result的結果對輸入的操作數(shù)尾數(shù)bFractionA和bFractionB進行操作。當wCompareResult=1時，對bFractionB進行右移位，移位量為bExpDiff，并且將移位后的結果作為bMinFraction輸出，將bFractionA作為bMaxFraction直接輸出；反之對bFractionA進行右移位，移位量為bExpDiff，并且將移位后的結果作為bMinFraction輸出，將bFractionB作為bMaxFraction直接輸出。
(5)浮點數(shù)對階模塊。此模塊實現(xiàn)對階后的尾數(shù)的加減運算，然后輸出結果尾數(shù)的值。當wSignA，wSignB同號時，尾數(shù)bMaxFraction與bMinFraction相加的結果作為bFraction輸出；當wSignA，wSignB異號時，尾數(shù)bMaxFraction與bMinFraction相減的結果作為bFraction輸出。
(6)尾數(shù)規(guī)格化模塊。尾數(shù)bFractionIn[24：0]通過判定從左邊第一次不為0的位后，將此位數(shù)左移到第一位隱藏位，相應添加尾數(shù)補0，共計24位。同時，將階碼調整，再隱藏隱藏位，調整后的階碼和尾數(shù)以bExp，bFraction輸出。
(7)合并輸出模塊。將浮點數(shù)運算結果符號判定模塊的輸出信號wSign與尾數(shù)規(guī)格化模塊的輸出信號bExp，bFraction合并，得到輸出結果。

3 結 語
介紹一種在FPGA上實現(xiàn)的單精度浮點加法運算器，運算器算法的實現(xiàn)考慮了FPGA器件本身的特點，算法處理流程的拆分和模塊的拆分，便于流水設計的實現(xiàn)。該加法器在作者參與設計的多款CPCI總線圖形控制器圖形加速子系統(tǒng)上得到實際的應用和檢驗，在處理速度方面表現(xiàn)出很強的適用性。