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采用FPGA的高速數(shù)據(jù)采集系統(tǒng)

作者: 時間:2009-04-08 來源:網(wǎng)絡(luò) 收藏
O 引 言
隨著科學(xué)技術(shù)的發(fā)展,數(shù)據(jù)采集技術(shù)進(jìn)入到越來越多的領(lǐng)域。目前,已廣泛應(yīng)用于通信,圖像處理,軍事應(yīng)用,消費(fèi)電子,智能控制等方面。傳統(tǒng)的數(shù)據(jù)一般都是采用單片機(jī)作為處理器,控制A/D轉(zhuǎn)換器,存儲器及其他外圍電路的工作。這種方式的優(yōu)點(diǎn)是系統(tǒng)的工作基本都是用單片機(jī)來完成,實(shí)現(xiàn)起來較為方便,只需對處理器進(jìn)行編程即可。但隨著數(shù)據(jù)采集進(jìn)入的領(lǐng)域越來越復(fù)雜,對數(shù)據(jù)采集的速度和深度都有了更高的要求。傳統(tǒng)的單片機(jī)由于時鐘頻率較低,外設(shè)速度慢等缺點(diǎn)已經(jīng)大大的限制了數(shù)據(jù)采集的速度和性能。而與單片機(jī)相比,有著頻率高,內(nèi)部延時小,內(nèi)部存儲容量大等優(yōu)點(diǎn),比單片機(jī)更適應(yīng)與采集的場合。因此,本文介紹了一種基于來實(shí)現(xiàn)采集的方法,A/D轉(zhuǎn)換器使用AD公司的AD9481,使用ALTERA公司的EP2C5Q208,存儲器使用HYNIX公司的HY57V641620。系統(tǒng)框圖如圖1所示。

本文引用地址:http://butianyuan.cn/article/192095.htm

l 高速A/D與FPGA接口的實(shí)現(xiàn)
本文采用的AD轉(zhuǎn)換器是ADI公司的AD9481,AD9481是一款典型的高速AD轉(zhuǎn)換器,其高達(dá)250MSPS的采樣率,適用于采集的場合。因為AD9481需要250M的基于PECL標(biāo)準(zhǔn)的差分時鐘才能工作在250MSPS,因此本設(shè)計采用摩托羅拉公司的MCl00LVEL16這一時鐘芯片來提供250M的差分時鐘,它只需要輸入單端CMOS電平的250M時鐘便可以輸出符合AD9481要求的250M差分時鐘。單端時鐘由FPGA的鎖相環(huán)對有源晶振輸入的時鐘進(jìn)行倍頻輸出。但是這么高的時鐘在線路板中是一個潛在的威脅,它既容易干擾其他器件,又容易被其他器件干擾。AD9481的數(shù)字輸出屬于并行接口,2個250MSPS,8位數(shù)據(jù)輸出組合形成125MSPS,16位的數(shù)據(jù)流,如此高速的數(shù)據(jù)傳輸與存儲容易使數(shù)字系統(tǒng)中出現(xiàn)競爭冒險和亞穩(wěn)態(tài),因此首先在AD的數(shù)據(jù)輸出引腳和FPGA的輸入引腳之間串聯(lián)100歐姆的電阻,用來削弱高速數(shù)據(jù)線在O,1之間變換產(chǎn)生的毛刺和數(shù)據(jù)線之間的干擾。其次,在FPGA內(nèi)部對AD的數(shù)據(jù)線和鎖存時鐘的使用應(yīng)嚴(yán)格按照器件手冊上的建立時間和保持時間來設(shè)計,否則容易產(chǎn)生亞穩(wěn)態(tài)。
該設(shè)計選用的FPGA是EP2C5Q208,它是ALTERA公司的CYCLONE2系列的一款低成本FPGA,適用于中小型設(shè)計。擁有多達(dá)4608的邏輯單元,119808 bit的內(nèi)部RAM,支持ALTERA公司的SOPC,NIOSII,本設(shè)計通過EP2C5Q208的內(nèi)部RAM來做AD高速數(shù)據(jù)傳輸?shù)木彌_,AD過來的高速數(shù)據(jù)通過鎖存時鐘完成對FIF0的寫操作。如圖2所示,AD_DB[15..O]是AD的數(shù)據(jù)線,ADB_DCOB是AD的鎖存時鐘。


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