基于TCA785和FPGA的觸發(fā)器設(shè)計

設(shè)計輸入包括使用硬件描述語言HDL、狀態(tài)圖與原理圖輸入三種方式。HDL設(shè)計方式是現(xiàn)今設(shè)計大規(guī)模數(shù)字集成電路的良好形式，HDL語言描述在狀態(tài)機、控制邏輯、總線功能方面較強，使其描述的電路能在特定綜合器的作用下較好地實現(xiàn)具體硬件單元；而原理圖輸入在頂層設(shè)計、數(shù)據(jù)通路邏輯、手工最優(yōu)化電路等方面具有圖形化強、單元節(jié)儉、功能明確等特點。常用方式是以HDL語言為主、原理圖為輔進行混合設(shè)計，以發(fā)揮二者各自特色。

(2)功能仿真

使用設(shè)計軟件包對己實現(xiàn)的設(shè)計進行完整測試，模擬實際物理環(huán)境下的工作情況。前仿真是指僅對邏輯功能進行測試模擬，以了解其實現(xiàn)的功能是否滿足原設(shè)計的要求。仿真過程沒有加入時序信息，不涉及具體器件的硬件特性，如延時特性。

(3)綜合

針對給定的電路實現(xiàn)功能和實現(xiàn)此電路的約束條件，如速度、功耗、成本及電路類型等，通過計算機進行優(yōu)化處理，獲得一個能滿足上述要求的電路設(shè)計方案。綜合的結(jié)果則是一個硬件電路的實現(xiàn)方案。該方案必須同時滿足預(yù)期的功能和約束條件。對于綜合來說，滿足要求的方案可能有多個，綜合器將產(chǎn)生一個最優(yōu)的或接近最優(yōu)的結(jié)果。因此，綜合的過程也就是設(shè)計目標(biāo)的優(yōu)化過程，最后獲得的結(jié)構(gòu)與綜合器的工作性能有關(guān)。

(4)布局與布線

從映射取出定義的邏輯和輸入輸出塊，并把它們分配到FPGA內(nèi)部的物理位置，通常基于某種先進的算法完成；布線是指利用自動布線軟件使用布線資源選擇路徑試著完成所有的邏輯連接。因為最新的設(shè)計實現(xiàn)工具是時序驅(qū)動的，因此可以使用約束條件操作布線軟件，完成設(shè)計規(guī)定的性能要求。在布局布線過程中，可同時提取時序信息形成報告。

(5)時序仿真

在布局布線后，提取有關(guān)的器件延遲、連線延時等時序參數(shù)，并在此基礎(chǔ)上進行的仿真稱為后仿真，它是接近真實器件運行的仿真。

(6)下載驗證

下載是在功能仿真與時序仿真正確的前提下，將綜合后形成的位流下載到具體的FPGA芯片中，也叫芯片配置。FPGA設(shè)計有兩種配置形式：直接由計算機經(jīng)過專用下載電纜進行配置；由外圍配置芯片進行上電時自動配置。FPGA具有掉電信息丟失的性質(zhì)，因此可以先將文件下載到緩存中，然后再將其燒錄到配置芯片中，將文件下載到FPGA器件內(nèi)部后進行實際器件的物理測試即為電路驗證，當(dāng)?shù)玫秸_的驗證結(jié)果后就證明了設(shè)計的正確性。

2.3 數(shù)字化雙脈沖觸發(fā)電路設(shè)計

要求實現(xiàn)一個相位隨著參考電壓移動的雙脈沖信號：當(dāng)參考電壓在3.3V和8.7V之間變化時，雙脈沖信號的相位隨著參考電壓的變化而變化。

本文選用Libero IDE v6.2軟件進行程序輸入和仿真，設(shè)計電路。主要設(shè)計步驟如下：

(1)前仿真

這一步對描述的電路進行仿真。首先，用WaveFormer Lite為這個設(shè)計產(chǎn)生一個激勵，然后調(diào)用這個激勵文件進行仿真。其輸入波形如圖5所示。

選擇Simulate>Run>Run All進行仿真，選擇Wave窗口的大小及最小單位，選擇最佳的觀察波形，其仿真波形如圖6所示。

(2)反饋仿真

由于后仿真軟件不支持延時系統(tǒng)，即不支持程序中的transport語句，這也是該程序不夠完善的地方。在正常情況下，后仿真基本不可能錯誤，對此，進行兩種設(shè)計方法的嘗試：