選擇正確的FPGA設(shè)計(jì)工具

　　FPGA的工作速度越來越快，規(guī)模越來越大。應(yīng)用與日俱增的FPGA 正變得 更加具有低成本高效益。由于傳統(tǒng) 的ASIC 成本已上升得非常高， 對設(shè)計(jì)師而言，FPGA 的低成本高效益是一個(gè)非常好的消息。無論你是領(lǐng)略過設(shè)計(jì)“黑暗面” 的ASIC用戶， 還是已經(jīng)使用了多年的FPGA， 你現(xiàn)在需要在FPGA設(shè)計(jì)流程中，處理速度更快，規(guī)模更大，功能更多的FPGA。

　　FPGA設(shè)計(jì)流程（圖1 ）包括邏輯設(shè)計(jì)和物理設(shè)計(jì)，設(shè)計(jì)驗(yàn)證和硬件驗(yàn)證。一些FPGA廠商只提供廠商專有的設(shè)計(jì)工具，而另一些FPGA廠商則提供第三方工具和廠商專有工具的組合。第三方工具主要用于“前端”的綜合和仿真，而廠商的專有工具專注于 “后端”的物理設(shè)計(jì)和硬件驗(yàn)證。

本文引用地址：http://www.butianyuan.cn/article/201706/349441.htm　　 圖1 FPGA設(shè)計(jì)流程

　　邏輯設(shè)計(jì)

　　邏輯設(shè)計(jì)包括幾乎能用于所有應(yīng)用的各種輸入方式，如VHDL、Verilog、知識產(chǎn)權(quán)核、嵌入式處理器，頂層電路圖和DSP模塊。

　　圖1中的設(shè)計(jì)輸入是簡化的示意圖，這個(gè)階段也可能需要HDL Linting （檢查是否違反語法規(guī)則，優(yōu)選的代碼風(fēng)格，以及設(shè)計(jì)規(guī)劃）。在設(shè)計(jì)的早期階段還可以進(jìn)行I / O規(guī)劃，針對團(tuán)隊(duì)協(xié)作的設(shè)計(jì)劃分，早期靜態(tài)時(shí)序分析和功率計(jì)算等。

　　物理設(shè)計(jì)

　　隨著設(shè)計(jì)規(guī)劃過程的進(jìn)行，添加的物理約束會影響映射，布局和布線。物理設(shè)計(jì)看起來比較直觀，然而，這個(gè)階段中要滿足時(shí)序要求，以及添加關(guān)鍵功能以產(chǎn)生所需的系統(tǒng)解決方案，因此驗(yàn)證是至關(guān)重要的。

　　設(shè)計(jì)驗(yàn)證和硬件驗(yàn)證

　　一旦設(shè)計(jì)完成，問題就轉(zhuǎn)換成，這個(gè)設(shè)計(jì)是否能正常工作？設(shè)計(jì)驗(yàn)證工具包括靜態(tài)時(shí)序分析，時(shí)序仿真和功耗計(jì)算，這些工具用來確保建立和保持時(shí)間滿足時(shí)序要求，關(guān)鍵路徑滿足性能要求，以及電源供應(yīng)足以滿足系統(tǒng)功耗等等。如果設(shè)計(jì)不能正常工作，還有更多的工具可用來進(jìn)行邏輯分析，甚至軟件代碼調(diào)試。

　　選擇正確的FPGA設(shè)計(jì)工具

　　選擇設(shè)計(jì)工具時(shí)，決定的部分因素是所選的芯片，因?yàn)樵O(shè)計(jì)流程的物理（ “后端” ）部分總是芯片供應(yīng)商專有的。然而，做選擇設(shè)計(jì)工具的決定時(shí)，還應(yīng)該認(rèn)真評估綜合和仿真工具（“前端”）的性能和功能。

　　擁有第三方綜合和仿真工具的FPGA設(shè)計(jì)工具套件可以為用戶提供更高的價(jià)值。針對前端設(shè)計(jì)任務(wù)的第三方工具通常是優(yōu)異的，因?yàn)?a class="contentlabel" href="http://www.butianyuan.cn/news/listbylabel/label/EDA">EDA供應(yīng)商致力于以下幾個(gè)方面的努力：

　　專注于設(shè)計(jì)工具
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　　為了保持競爭力，必須不斷完善他們的工具
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　　根據(jù)對EDA市場的廣泛和全面的了解，以及客戶的需求來設(shè)計(jì)工具
?
　　必須提供適應(yīng)不同設(shè)計(jì)流程要求的工具

　　例如，在萊迪思的ispLEVER設(shè)計(jì)工具套件中，我們選擇了第三方工具實(shí)現(xiàn)綜合，以及功能和時(shí)序仿真。目前，該萊迪思工具套件包括Synplify ®的專業(yè)版本和Aldec Active-HDL的萊迪思版本。

　　第三方工具的優(yōu)點(diǎn)

　　Synplify Pro

　　萊迪思軟件中集成的Synplify Pro是一種先進(jìn)的FPGA綜合的解決方案，提供優(yōu)異的性能和高效率的設(shè)計(jì)。該工具還包括Synplicity的HDL分析工具，使用戶能夠快速的進(jìn)行調(diào)試和改進(jìn)Verilog或VHDL代碼。該工具為用戶提供RTL 或門級的圖形表示，并可以在RTL和圖形表示之間進(jìn)行交叉定位。

　　Active-HDL

　　在Aldec Active-HDL的萊迪思版本中，可以在單個(gè)設(shè)計(jì)中進(jìn)行VHDL和Verilog的混合仿真。此外，項(xiàng)目管理，設(shè)計(jì)輸入（包括語言助手、層次化顯示，腳本生成和測試平臺生成）以及調(diào)試和分析工具（如代碼跟蹤，斷點(diǎn)管理，波形編輯和瀏覽）都集成在這個(gè)驗(yàn)證平臺。

　　結(jié)論

　　在綜合和仿真方面，EDA供應(yīng)商是公認(rèn)的專家；而在物理設(shè)計(jì)和硬件驗(yàn)證方面，只有FPGA廠商能設(shè)計(jì)和提供為芯片專門優(yōu)化的后端工具。我們的經(jīng)驗(yàn)是借助于領(lǐng)先EDA供應(yīng)商的專業(yè)技術(shù)使FPGA設(shè)計(jì)工具套件為用戶提供更高的價(jià)值。